CN112534577A - 具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的三维存储器件及其形成方法 - Google Patents

Abstract

公开了3D存储器件及其形成方法的实施例。在示例中，一种3D存储器件包括存储堆叠体、半导体层、支撑结构、间隔体结构和接触结构。该存储堆叠体包括交替的导电层和电介质层并且在平面图中包括阶梯区。该半导体层与该存储堆叠体接触。支撑结构与存储堆叠体的阶梯区重叠并且与半导体层共平面。该支撑结构包括除了该半导体层的材料之外的材料。该间隔体结构处于该存储堆叠体外并且与该支撑结构和该半导体层共平面。该接触结构垂直延伸并且被该间隔体结构包围。

Description

具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的 三维存储器件及其形成方法

背景技术

本公开的实施例涉及三维(3D)存储器件及其制作方法。

通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面加工和制作技术变得更加困难，而且成本更加高昂。因此，平面存储单元的存储密度接近上限。

3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。

发明内容

本文公开了3D存储器件及其形成方法的实施例。

在一个示例中，一种3D存储器件包括存储堆叠体、半导体层、支撑结构、间隔体结构和接触结构。该存储堆叠体包括交替的导电层和电介质层并且在平面图中包括阶梯区。该半导体层与该存储堆叠体接触。支撑结构与存储堆叠体的阶梯区重叠并且与半导体层共平面。该支撑结构包括除了该半导体层的材料之外的材料。该间隔体结构处于该存储堆叠体外并且与该支撑结构和该半导体层共平面。该接触结构垂直延伸并且被该间隔体结构包围。

在另一个示例中，一种3D存储器件包括存储堆叠体、半导体层、支撑结构、间隔体结构、沟道结构和接触结构。该存储堆叠体包括交替的导电层和电介质层并且在平面图中包括阶梯区。半导体层与该存储堆叠体接触。支撑结构与存储堆叠体的阶梯区重叠并且与半导体层共平面。该支撑结构包括除了该半导体层的材料之外的材料。该间隔体结构处于该存储堆叠体外并且与该支撑结构和该半导体层共平面。该沟道结构处于存储堆叠体的核心阵列区内并且进入该半导体层。该沟道结构包括半导体沟道，并且该半导体沟道的下部与该半导体层接触。该接触结构垂直延伸并且被该间隔体结构包围。

在又一个示例中，公开了一种形成3D存储器件的方法。在衬底上形成包括牺牲层的半导体层。在半导体层内同时形成支撑结构和间隔体结构。该支撑结构和间隔体结构与该半导体层共平面。形成与该半导体层接触的包括阶梯区的电介质堆叠体。该阶梯区与该支撑结构重叠。形成垂直延伸并且被该间隔体结构包围的接触结构。

附图说明

被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

图1A-1C示出了根据本公开的各种实施例的具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的示例性3D存储器件。

图2A-2C示出了根据本公开的各种实施例的具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的另一示例性3D存储器件。

图3A-3C示出了根据本公开的各种实施例的具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的另一示例性3D存储器件。

图4示出了根据本公开的各种实施例的示例性3D存储器件的部分。

图5A-5H示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制作工艺。

图6示出了根据本公开的一些实施例用于形成3D存储器件的方法的流程图。

图7A-7H示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制作工艺。

图8示出了根据本公开的一些实施例用于形成3D存储器件的方法的流程图。

将参考附图描述本公开的实施例。

具体实施方式

尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。

应当指出，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例来实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。

一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一(an)”或“该”理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。

应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上”，“在……上”不仅意味着直接处于某物上，还包含在某物上且其间具有中间特征或层的含义，“在……以上”或者“在……之上”不仅包含在某物以上或之上的含义，还包含在某物以上或之上且其间没有中间特征或层的含义(即，直接处于某物上)。

此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。

文中使用的“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底上面的材料可以受到图案化，或者可以保持不受图案化。此外，衬底可以包括很宽范围内的一系列材料，例如，硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料，例如，玻璃、塑料或者蓝宝石晶片等形成。

文中使用的“层”一词可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间的任何成对水平面之间，或者位于所述顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包含一个或多个层，并且/或者可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体层和接触层(在其内形成互连线路和/或垂直互连通道(通孔)接触)以及一个或多个电介质层。

文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段内设置的部件或工艺操作的特征或参数的预期或目标值连同高于和/或低于所述预期值的某一值范围。所述值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，“左右”一词是指既定量的值能够基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，“左右”一词可以指示既定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变动。

文中使用的“3D存储器件”一词是指具有垂直取向存储单元晶体管串(文中称为“存储串”，例如，NAND存储串)的半导体器件，所述垂直取向存储单元晶体管串处于横向取向的衬底上，从而使得所述存储串相对于衬底沿垂直方向延伸。文中使用的词语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。

在一些3D NAND存储器件中，选择性地生长半导体插塞，以包围沟道结构的侧壁，例如，其被称为侧壁选择性外延生长(SEG)。与形成于沟道结构下端的另一种类型的半导体插塞(例如，底部SEG)相比，侧壁SEG的形成避免了对处于沟道孔的底表面处的存储膜和半导体沟道的蚀刻(又称为“SONO”穿孔)，由此增大了工艺窗口，尤其是在采用先进技术制作3D NAND存储器件时，例如，当对于多构成级架构而言具有96级或更多级时。

侧壁SEG往往是通过用侧壁SEG代替在衬底和存储结构之间的牺牲层而形成的，其涉及通过缝隙开口进行的多个淀积和蚀刻过程。然而，由于牺牲层是跨越存储堆叠体的核心阵列区和阶梯区两者进行延伸的连续层，因而在制作侧壁SEG时，去除该牺牲层以及存储膜的部分(具有氧化硅和氮化硅)以露出半导体沟道可能导致在阶梯区内缺乏对存储堆叠体的支撑，从而引起存储堆叠体坍塌。

此外，可以将侧壁SEG与背面工艺相结合，从而从衬底的背面形成源极接触结构，例如以避免在正面源极接触结构与字线之间的泄漏电流和寄生电容，从而改善了有效器件面积。还可以在这些3D NAND存储器件中使用背面工艺形成诸如贯穿硅接触(TSC)之类的外围接触，这些接触形成于外围区域内并且促进存储单元与外围电路之间的电接触。然而，外围接触的制作因3DNAND存储器件的层级数的增多而面临着挑战。可能发生由高度掺杂多晶硅与外围接触的底部之间的电接触导致的短路。

根据本公开的各种实施例提供了具有用于阶梯区的支撑结构和用于外围接触的间隔体结构的3D存储器件。在本公开中，用与阶梯区重叠的支撑结构代替半导体层(例如，多晶硅层)的具有牺牲层的部分。如本文所使用的，3D存储器件的一个部件(层或结构)与另一部件(层或结构)“重叠”是指该部件与该另一部件在垂直方向内对齐(例如，一个部件处于另一部件“以下”或“以上”)。在去除牺牲层以形成侧壁SEG时，阶梯区内的支撑结构可以为存储堆叠体提供支撑，由此避免坍塌并且提高成品率。而且，通过用存储堆叠体外的(例如，处于外围区域内的)间隔体结构代替半导体层的部分，该间隔体结构能够包围外围接触，并且使外围接触与半导体层绝缘，由此避免短路。

支撑结构可以具有各种设计，只要与该半导体层接触的该支撑结构的至少部分包括除了牺牲层的材料以外的材料，从而在去除牺牲层时停止向阶梯区内的蚀刻即可。间隔体结构也可以具有各种设计，只要包围外围接触的该间隔体结构的至少部分包括能够使外围接触与该半导体层绝缘的电介质材料即可。

在一些实施例中，为了提高成品率，支撑结构和间隔体结构可以包括相同种类的电介质材料，诸如氧化硅和/或正硅酸乙酯(TEOS)，并且可以同时形成。例如，支撑结构和间隔体结构可以是通过同一蚀刻过程和随后的同一淀积过程形成的。该蚀刻过程和淀积过程可以单独执行，或者可以合并到当前过程流当中，而无需额外的制作步骤。例如，可以在形成该接触结构之前，在用于形成该半导体器件中的另一结构的任何适当蚀刻/图案化过程当中执行该蚀刻过程，并且该淀积过程可以是在形成该接触结构之前用于形成该半导体器件中的另一结构的任何适当淀积过程。在一些实施例中，该蚀刻过程是使用零掩模执行的，其用于在将任何结构形成到基底结构(例如，包括牺牲层的半导体层)上之前图案化出衬底内的结构。在一些实施例中，该蚀刻过程是图案化出基底结构上的结构(例如，存储堆叠体内的底部选择栅切口结构)的同一图案化过程。在一些实施例中，该淀积过程可以是形成该存储堆叠体所处的绝缘结构的同一淀积过程。因而能够简化制作过程。

图1A示出了根据本公开的一些实施例的具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的示例性3D存储器件100的截面的侧视图。图1B示出了根据一些实施例的图1A中所示的3D存储器件100的沿A-A’线的截面图。图1C示出了根据一些实施例的图1B中所示的3D存储器件100的沿B-B’线的截面图。为了便于举例说明，将一起描述图1A、图1B和图1C。

如图1A中所示，3D存储器件100包括基底结构104、处于基底结构之上的绝缘结构118以及在绝缘结构118和基底结构104内延伸的接触结构116。3D存储器件100还可以包括衬底，基底结构104位于该衬底上。在一些实施例中，3D存储器件100包括处于基底结构104之上并且处于绝缘结构118内的存储堆叠体106。3D存储器件100可以包括处于绝缘结构118内的字线接触114，其与存储堆叠体106接触并且导电连接。在一些实施例中，3D存储器件100包括与基底结构104接触并且导电连接的源极接触结构126(如图4中所示，并且下文将对其详细描述)。在一些实施例中，接触结构116位于3D存储器件100的外围区域内。存储堆叠体106可以位于3D存储器件100的核心阵列区和/或阶梯区内。作为示例，在本公开中，3D存储器件由3D NAND存储器件表示，并且将接触结构(例如，116)描述为3D NAND存储器件中的外围接触。在一些实施例中，接触结构116对外围电路和处于3D存储器件100的基底结构104的相反面上的接触焊盘(未示出)进行电连接，使得外围电路可以通过接触焊盘电连接至外围电路。在一些实施例中，接触结构116电连接至外围电路和处于3D存储器件100的基底结构104的相反面上的源极接触结构126，从而使外围电路可以电连接至源极接触结构126，以控制3D NAND存储器件的源极的操作。应当理解，还可以利用形成这些接触结构的结构和制作方法形成任何其他适当结构/器件中的接触结构。

3D存储器件100的衬底可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。在一些实施例中，衬底是通过打磨、蚀刻、化学机械抛光(CMP)或其任何组合受到减薄的减薄后衬底(例如，半导体层)。在一些实施例中，衬底被去除并且不包含在3D存储器件100内。应当指出，在本公开的附图中包含x轴、y轴和z轴是为了进一步例示半导体器件中的部件的空间关系。作为示例，3D存储器件100的衬底包括两个沿x方向和y方向(即，横向方向)横向延伸的横向表面(例如，上表面和下表面)。z方向表示垂直于x-y平面(即，由x方向和y方向形成的平面)的方向。如文中所使用的，当衬底在z方向内处于半导体器件的最低平面内时，3D存储器件(例如，3D存储器件100)的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“以上”还是“以下”是沿z方向(即，垂直方向)相对于该半导体器件的衬底确定的。在本公开中将通篇采用相同的概念来描述空间关系。

在一些实施例中，3D存储器件100是非单片式3DNAND存储器件的部分，其中，各部件单独形成在不同衬底上，之后按照面对面方式、面对背方式或者背对背方式接合。可以将外围器件(未示出)，诸如用于促进3D存储器件100的操作的任何适当数字、模拟和/或混合信号外围电路形成到不同于在上面形成图1A中所示的部件的存储阵列衬底的单独外围器件衬底上。应当理解，可以将存储阵列衬底从3D存储器件100去除，并且外围器件衬底可以变成3D存储器件100的衬底。应当进一步理解，依据外围器件衬底和存储阵列器件衬底的键合方式，存储阵列器件(例如，图1A中所示)可以处于原始位置上，或者可以在3D存储器件100中上下翻转。为了便于参考，图1A示出了3D存储器件100的一种状态，其中，存储阵列器件处于原始位置上(即，未上下翻转)。然而，应当理解，在一些示例中，在3D存储器件100中可以使图1A中所示的存储阵列器件上下翻转，并且可以相应地改变它们的相对位置。在本公开中将通篇采用相同的概念来描述空间关系。

如图1A中所示，基底结构104可以包括绝缘层102和处于绝缘层102上的半导体层108(例如，多晶硅层)。任选地，基底结构104可以包括处于绝缘层102和半导体层108之间的停止层124。绝缘层102可以包括一个或多个层间电介质(ILD)层(又称为“金属间电介质(IMD)层”)，互连线和VIA接触可以形成于所述ILD层内。绝缘层102中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施例中，绝缘层102包括氧化硅。停止层124(如果有的话)可以直接设置在绝缘层102上。停止层124可以是单层结构或者多层结构。在一些实施例中，停止层124是单层结构并且包括高介电常数(高k)电介质层。在一些实施例中，停止层124是双层结构，并且包括处于第二停止层上的第一停止层。第一停止层可以包括氮化硅，并且第二停止层可以包括高k电介质。举例来说，高k电介质层可以包括(例如)氧化铝、氧化铪、氧化锆或者氧化钛。在一个示例中，停止层124可以包括氧化铝。如下文详细所述，由于停止层124的功能在于停止对沟道孔、支撑结构开口和间隔体结构开口的蚀刻，因而应当理解，停止层124可以包括相对于在其上的层中的材料具有相对较高的蚀刻选择性(例如，大于大约5)的任何适当材料。在一些实施例中，除了起着蚀刻停止层的作用之外，停止层124还起着背面衬底减薄停止层的作用。

半导体层108可以直接设置在停止层124上。在一些实施例中，将焊盘氧化物层(例如，氧化硅层)设置到停止层124和半导体层108之间，以松弛半导体层108和停止层124(例如，氧化铝层)之间的应力。根据一些实施例，半导体层108包括N型掺杂多晶硅层。也就是说，N型掺杂半导体层108可以掺有任何适当的N型掺杂剂，诸如磷(P)、砷(Ar)或锑(Sb)，它们贡献自由电子并且提高本征半导体的导电性。半导体层108可以包括处于半导体层108的顶表面和下表面之间的半导体子层108-1(例如，多晶硅子层)。例如，半导体子层108-1可以是通过代替初始半导体层(例如，具有处于顶表面和下表面之间的牺牲层，并且后来形成了半导体层108)的牺牲子层的至少一部分而形成的，并且可以导电连接至3D NAND存储串的半导体沟道以及3D存储器件100的源极接触结构。如下文详细所述，由于扩散工艺的原因，半导体层108可以在垂直方向内具有适当的均匀掺杂浓度分布概况。应当理解，由于半导体层108的半导体子层108-1可以具有与半导体层108的其余部分相同的多晶硅材料，并且掺杂浓度在扩散之后在半导体层108内可以是均匀的，因而在3D存储器件100中半导体子层108-1可以是与半导体层108的其余部分不可区分的。然而，半导体子层108-1是指半导体层108的在沟道结构的下部与半导体沟道接触而非与存储膜接触的部分。

尽管图1A示出了半导体层108如上文所述处于停止层124以上，但是应当理解在一些示例中停止层124可以处于半导体层108以上，因为图1A中所示的存储阵列器件可以上下翻转，因而在3D存储器件100中它们的相对位置可以相应地改变。尽管在本公开中，将半导体层108描述为用于促进3D存储器件100的源极接触与存储堆叠体106之间的电耦接的导电层，但是在各种实施例中，也可以在存储堆叠体106和绝缘层102之间形成任何其他适当导电材料，以执行与半导体层108类似/相同的功能。

存储堆叠体106可以在半导体层108之上包括多个交替的导体层110和电介质层112。存储堆叠体106中的导体层110和电介质层112可以在垂直方向内交替。换言之，除了处于存储堆叠体106的顶部或底部的层之外，每一导体层110可以在两侧与两个电介质层112相邻，并且每一电介质层112可以在两侧与两个导体层110相邻。导体层110可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。每一导体层110可以包括被粘合层和栅极电介质层所包围的栅电极(栅极线)。导体层110的栅电极可以作为字线横向延伸，其结束于存储堆叠体106的一个或多个阶梯结构处。电介质层112可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。存储堆叠体106可以具有阶梯结构，其包括多个梯级，例如，这些梯级沿x/y方向横向延伸。每一梯级包括一对或多对导体层110和电介质层112(被称为导体/电介质层对)。在绝缘结构118内延伸的字线接触114可以与相应梯级的顶部导体层110接触并导电连接，如图1A中所示。字线接触114可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。绝缘结构118可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

在一些实施例中，3D存储器件100是3D NAND存储器件，并且包括被形成于存储堆叠体106的核心阵列区内的多个存储单元。存储单元可以是由存储堆叠体106中的3D NAND存储串(例如，沟道结构)与导体层110的相交处形成的。图4示出了存储堆叠体106中的沟道结构的截面图。

如图4中所示，沟道结构412垂直地穿过存储堆叠体106的核心阵列区以及半导体层108延伸，从而停止在停止层124(如果有的话)处。也就是说，沟道结构412可以包括两个部分：被半导体层108包围的下部(即，处于在半导体层108和存储堆叠体106之间的界面以下)和被存储堆叠体106包围的上部(即，处于在半导体层108和存储堆叠体106之间的界面以上)。如本文所使用的，当衬底处于3D存储器件100的最低平面内时，部件(例如，沟道结构412)的“上部/上端”是在z方向上离衬底更远的部分/末端，部件(例如，沟道结构412)的“下部/下端”是在z方向上离衬底更近的部分/末端。在一些实施例中，由于沟道孔的蚀刻被停止层124停止，因而每一沟道结构412不超出停止层124延伸。例如，沟道结构412的下端可以与停止层124的上表面标称平齐。

沟道结构412可以包括以半导体材料(例如，作为半导体沟道416)和电介质材料(例如，作为存储膜414)填充的沟道孔。在一些实施例中，半导体沟道416包括硅，例如非晶硅、多晶硅或单晶硅。在示例中，半导体沟道416包括多晶硅。在一些实施例中，存储膜414是复合层，包括隧道层、储集层(又称为“电荷捕获层”)和阻挡层。沟道孔的其余空间可以部分地或者全部以包括电介质材料(例如，氧化硅)和/或空气隙的帽盖层填充。沟道结构412可以具有圆柱形状(例如，柱形形状)。帽盖层418、半导体沟道416以及存储膜414的隧道层、储集层和阻挡层按此顺序沿从柱的中间向柱的外表面径向布置。隧道层可以包括氧化硅、氮氧化硅或其任何组合。储集层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储膜414可以包括氧化硅/氮氧化硅/氧化硅(ONO)复合层。在一些实施例中，沟道结构412进一步包括处于沟道结构412的上部的顶部的沟道插塞420。沟道插塞420可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞420起着NAND存储串的漏极的作用。

如图4中所示，根据一些实施例，半导体沟道416的沿沟道结构412的侧壁的部分(例如，处于沟道结构412的下部)与半导体子层108-1接触。也就是说，根据一些实施例，存储膜414在沟道结构412的与半导体层108的半导体子层108-1毗连的下部当中断开，从而露出半导体沟道416，使之与周围半导体子层108-1接触。因此，包围并且接触半导体沟道416的半导体子层108-1可以起着沟道结构412的“侧壁SEG”的作用。在一些实施例中，源极接触结构126与半导体层108接触，并且通过半导体层108电连接至半导体沟道416。

如图4所示，在一些实施例中，3D存储器件100进一步包括绝缘间隔体422，其垂直地穿过存储堆叠体106的交替的导体层110和电介质层112来延伸。在一些实施例中，根据一些实施例，绝缘间隔体422延伸到半导体层108内，并且停止在半导体子层108-1处。在一些实施例中，绝缘间隔体422的下端与半导体子层108-1的上表面标称平齐。每一绝缘间隔体422还可以横向延伸，从而将各沟道结构412划分到多个块当中。与一些3D NAND存储器件中的缝隙结构不同，根据一些实施例，绝缘间隔体422不在其内包含任何接触(即，不起着源极接触的作用)。在一些实施例中，每一绝缘间隔体422包括填充有一种或多种电介质材料的开口(例如，缝隙)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每一绝缘间隔体422可以被填充有作为间隔体芯426的氧化硅以及与栅极电介质层连接的高k电介质。

源极接触结构126可以从半导体层108相对于停止层124(如果有的话)的反面(即，背面)垂直地穿过绝缘层102和停止层124延伸到与半导体层108接触。应当理解源极接触结构126向半导体层108内延伸的深度在不同示例中可以存在变化。源极接触结构126可以将3D存储器件100的沟道结构的源极通过半导体层108从存储阵列衬底(已去除)的背面电连接至外围器件，因而在本文中还可以被称为“背面源极拾取”。源极接触结构126可以包括任何适当类型的接触。在一些实施例中，源极接触结构126包括VIA接触。在一些实施例中，源极接触结构126包括横向延伸的壁状接触。源极接触结构126可以包括一个或多个导电层，诸如金属层(例如，钨(W)、钴(Co)、铜(Cu)或铝(Al))或者被粘合剂层(例如，氮化钛(TiN))包围的硅化物层。

重新参考图1A，接触结构116可以在绝缘结构118和基底结构104内延伸，并且可以导电连接至用于存储单元的操作的任何外围电路。在一些实施例中，接触结构116穿过半导体层108和绝缘层102延伸。接触结构116可以包括在绝缘结构118和半导体层108内延伸的第一接触部分116-1以及在绝缘层102和停止层124(如果有的话)内延伸的第二接触结构116-2。第一接触部分116-1和第二接触部分116-2可以在接触界面处相互接触和导电连接。3D存储器件100还可以包括位于半导体层108内的间隔体结构120，其包围第一接触部分116-1，使得第一接触部分116-1与半导体层108绝缘。

在一些实施例中，第二接触部分116-2的横向截面积大于或等于第一接触部分116-1的横向截面积，使得第一接触部分116-1完全与第二接触部分116-2重叠。第一接触部分116-1和第二接触部分116-2的横向截面可以每者具有任何适当形状，诸如椭圆形、方形、矩形和圆形形状。例如，第一接触部分116-1和第二接触部分116-2的横向截面可以分别为标称圆形和标称方形。第二接触部分116-2的上表面可以充分平直，例如，与绝缘层102(或者停止层124，如果有的话)的上表面标称平齐/共平面。在第一接触部分116-1和第二接触部分116-2之间的接触界面可以与绝缘层102(或者停止层124，如果有的话)的上表面共平面(或者至少标称共平面)。也就是说，第一接触部分116-1的下表面和第二接触部分116-2的上表面可以均与绝缘层102(或者停止层124，如果有的话)的上表面共平面(或者至少标称共平面)。在一些实施例中，第一接触部分116-1和第二接触部分116-2可以均由钨、钴、铜或铝以及/或者硅化物构成。

间隔体结构120可以处于半导体层108内，包围/围绕第一接触部分116-1，使得第一接触部分116-1(或接触结构116)与半导体层108绝缘。例如，与一些已知3D存储器件相比，可以在形成半导体层108之前，采用间隔体结构120代替初始半导体层(例如，具有位于顶表面和下表面之间的牺牲层的半导体层)的部分，使得间隔体结构120包围接触结构116的第一接触部分116-1，并且使该部分与初始半导体层的处于间隔体结构120之外的部分绝缘。也就是说，初始半导体层的牺牲子层的被间隔体结构120包围的部分可以不被半导体层108的子层108-1的部分所替代。在一些实施例中，如图1B中所示，间隔体结构120可以具有横向围绕/包围第一接触部分116-1(或接触结构116)的沟槽结构(例如，环形结构)。应当理解，间隔体结构120的沟槽结构可以具有任何适当形状，诸如处于平面图内的椭圆形、方形、矩形和圆形形状，只要间隔体结构120的横向尺寸(例如，在x-y平面内)足够大，从而使第一接触部分116-1与半导体层108在所有方向内都绝缘即可。

例如，间隔体结构120的沟槽结构可以呈矩形形状，并且将半导体层108划分成绝缘部分108I(例如，初始半导体层的部分，该部分的牺牲子层未被替代)和牺牲部分108S。间隔体结构120的与绝缘结构118接触的上表面可以与半导体层108的上表面共平面。间隔体结构120的下表面可以与绝缘层102(或者停止层124，如果有的话)接触，使得绝缘部分108I通过该沟槽结构与半导体层108的其余部分(例如，牺牲部分108S)完全绝缘。相应地，由于第一接触部分116-1被绝缘部分108I包围并且与之接触，因而尽管第一接触部分116-1可以电连接至绝缘部分108I，第一接触部分116-1和绝缘部分108I也通过该沟槽结构与半导体层108的其余部分完全绝缘。因此，在接触结构116中不需要额外的间隔体来避免第一接触部分116-1的底部的短路，从而降低了制作接触结构116的复杂性并且提高了成品率。

在各种实施例中，间隔体结构120的下表面可以与半导体层108的下表面平齐或者处于该下表面以下。例如，间隔体结构120的下表面可以处于停止层124内或者绝缘层102内。在一些实施例中，间隔体结构120包括电介质材料，诸如氧化硅、氮化硅、氮氧化硅、TEOS或其组合。应当理解，如果间隔体结构120包括与绝缘结构118和/或绝缘层102相同的材料，那么间隔体结构120的上表面和/或下表面可以是不可区分的。

重新参考图1A，3D存储器件100进一步包括在存储堆叠体106以下处于半导体层108内的支撑结构。根据一些实施例，半导体层108和支撑结构160共平面，即在存储堆叠体106以下处于同一平面内。例如，与一些已知的3D存储器件相比，可以在形成半导体层108(例如，通过代替初始半导体层的牺牲层的至少部分)之前，利用用于存储堆叠体106的阶梯区的支撑结构160代替初始半导体层(例如，具有处于顶表面和下表面之间的牺牲子层的半导体层)的部分。在一些实施例中，支撑结构160至少部分地与存储堆叠体106的阶梯区重叠。也就是说，沿x-y平面，被支撑结构160包围的区域可以与阶梯区的至少一部分重叠，从而在替换初始半导体层内的牺牲子层时为阶梯区提供支撑。半导体层108可以填充支撑结构160以外的空间，例如，处于存储堆叠体106和绝缘层102(或者停止层124，如果有的话)之间。在一些实施例中，将半导体层108设置到在其中形成沟道结构(图4中的沟道结构412)的核心阵列区的至少一部分当中。在一些实施例中，半导体层108是阶梯区的部分。如图1A和图1B所示，支撑结构160在垂直方向(例如，垂直于x-y平面)内与阶梯区对齐。

在一些实施例中，支撑结构160的与半导体层108接触的部分包括除了半导体层108的材料以外(例如与之不同)的材料。例如，支撑结构160的该部分可以包括氧化硅和/或TEOS，其不同于半导体层108中的多晶硅。如图1B中所示，在一些实施例中，支撑结构160包括与半导体层108接触的沟槽结构(例如，环形结构)，从而在形成半导体层108时避免初始半导体层的部分(例如，牺牲子层的被支撑结构160包围的部分)被替代。因此，在代替牺牲子层时，将保留牺牲子层的受到包围/保护的部分，从而在阶梯区内为存储堆叠体106提供支撑，使得存储堆叠体106更不易于坍塌。

应当理解，支撑结构160的沟槽结构可以具有任何适当形状，诸如处于平面图中的椭圆形、方形、矩形和圆形形状，只要支撑结构160的至少部分与存储堆叠体106的阶梯区重叠并对齐，并且与该半导体层接触的支撑结构160的至少部分包括牺牲层的材料以外的材料即可，从而在代替该牺牲子层时停止向阶梯区内的蚀刻。

例如，如图1B和图1C所示，支撑结构160的沟槽结构可以呈矩形形状，从而将半导体层180划分成支撑部分108P(例如，初始半导体层的部分，该部分的牺牲子层未被替代)和牺牲部分108S。支撑结构160的与存储堆叠体106接触的上表面可以与半导体层108的上表面共平面。支撑结构160的下表面可以与绝缘层102(或者停止层124，如果有的话)接触，使得支撑部分108P完全受到该沟槽结构保护，从而在形成半导体层108(例如，通过对初始半导体层执行牺牲子层替代)时免受蚀刻。相应地，支撑部分108P将为存储堆叠体106的阶梯区提供支撑，从而在替代牺牲子层时避免其坍塌。

在一些实施例中，为了易于制造，间隔体结构120和支撑结构160两者可以具有相同种类的电介质材料，诸如，举例来讲的氧化硅或TEOS。如下文将详细描述的，间隔体结构120和支撑结构160还可以是在相同蚀刻和淀积过程中制作的。例如，可以使用零掩模执行该蚀刻过程，其用于在替代牺牲子层以形成半导体层108之前在初始半导体层中图案化出间隔体结构120和支撑结构160。

如图1B的平面图中所示，3D存储器件100包括通过缝隙结构130(例如，第一缝隙结构)隔开的多个存储块103(为了便于举例说明，仅示出了一个存储块103)。要指出的是，在图1B中包含x轴和y轴是为了例示衬底平面内的两个正交方向。x方向是字线方向，y方向是位线方向。沿y方向(例如，位线方向)布置的相邻存储块103通过沿x方向(例如，字线方向)横向延伸的相应缝隙结构130隔开。在每一存储块103内，具有“H”形切口105的缝隙结构130-1(例如，第二缝隙结构)进一步将存储块103划分成多个存储指状物107，每一存储指状物包括处于核心阵列区内的沟道结构(例如，图4中所示的沟道结构412)的阵列。也就是说，存储块103之间的缝隙结构130是通过存储平面的连续结构，其在相邻存储块103之间将存储堆叠体106切断，而存储块103内的存储指状物107之间的缝隙结构130-1则包括一个或多个“H”形切口105，其在相邻存储指状物107之间连接存储堆叠体106。如图1C中所示，具有“H”形切口105的缝隙结构130-1沿横向穿过整个存储堆叠体106延伸，并在半导体层108中停止。如图1B和图1C中所示，通过具有“H”形切口105的缝隙结构130-1将支撑结构160划分成多个子支撑结构160-1，每一子支撑结构160-1对应于一个存储指状物106(例如，与之重叠和/或对齐)，并且因而能够在牺牲子层替代过程中为对应指提供支撑。

图2A示出了根据一些实施例的具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的另一示例性3D存储器件200的截面的侧视图。图2B示出了根据一些实施例的图2A中所示的3D存储器件200的沿A-A’线的截面图。图2C示出了根据一些实施例的图2B中所示的3D存储器件200的沿B-B’线的截面图。为了便于举例说明，对图2A、图2B和图2C一起描述，并且为了便于描述不再重复3D存储器件100和200两者当中的相同结构的细节。

如图2A中所示，3D存储器件200包括接触结构216、间隔体结构220和支撑结构260。接触结构216可以包括相互接触并且导电连接的第一接触部分216-1和第二接触部分216-2。接触结构216可以穿过间隔体结构220延伸，因而间隔体结构220使接触结构216与半导体层108绝缘。与间隔体结构120不同，间隔体结构220不具有将半导体层108划分成不同部分的沟槽结构，而是可以具有填充有电介质材料(例如，占据被间隔体结构220包围的整个空间)的阱结构220-1。例如，第一接触部分216-1(或接触结构216)可以穿过间隔体结构220延伸并与间隔体结构220接触(例如，与间隔体结构220的电介质材料接触)，从而使第一接触部分216-1通过间隔体结构220的阱结构220-1与半导体层108绝缘。应当理解，间隔体结构220的阱结构220-1可以具有任何适当形状，诸如处于平面图内的椭圆形、方形、矩形和圆形形状，只要间隔体结构220的横向尺寸(例如，在x-y平面内)足够大，使第一接触部分216-1与半导体层108在所有方向内都绝缘即可。还应当理解，阱结构220-1的形状可以与接触结构的形状相同或不同。第一接触部分216-1和第二接触部分216-2以及间隔体结构220的其他特性(例如，材料、上表面和下表面等)可以分别与第一接触部分116-1和第二接触部分116-2以及间隔体结构120的那些特性类似或相同，这里将不再重复对其的详细描述。

此外，与支撑结构160不同，支撑结构260可以不具有将半导体层108划分成不同部分的沟槽结构，而是具有填充有与半导体层108的材料不同的材料(例如，占据支撑结构260包围的全部空间)的阱结构260-2。例如，支撑结构260可以包括占据支撑结构260包围的整个空间的阱结构260-2(例如，填充有电介质材料)。应当理解，支撑结构260的阱结构260-2可以具有任何适当形状，诸如处于平面图中的椭圆形、方形、矩形和圆形形状，只要阱结构260-2的至少部分与存储堆叠体106的阶梯区重叠并对齐，并且与该半导体层接触的支撑结构260的至少部分包括除了牺牲子层的材料以外的材料即可，从而在代替该牺牲子层时停止向阶梯区内的蚀刻。与支撑结构160类似，也可以通过具有“H”形切口105的缝隙结构130-1将支撑结构260划分成多个子支撑结构260-1。支撑结构260的上表面和下表面的材料和位置可以分别与支撑结构160的材料和位置类似或相同，并且这里不再重复对其的详细描述。

尽管在3D存储器件100中，间隔体结构120和支撑结构160两者都具有沟槽结构，并且在3D存储器件200中，间隔体结构220和支撑结构260两者都具有阱结构，但是应当理解，所述沟槽结构和阱结构是可互换的。也就是说，在一些实施例中，3D存储器件100可以具有带沟槽结构的间隔体结构和带阱结构的支撑结构。在一些其他实施例中，3D存储器件200可以具有带阱结构的间隔体结构以及带沟槽结构的支撑结构。

图3A示出了根据一些实施例的具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的另一示例性3D存储器件300的截面的侧视图。图3B示出了根据一些实施例的图3B中所示的3D存储器件300的沿A-A’线的截面图。图3C示出了根据一些实施例的图3B中所示的3D存储器件300的沿B-B’线的截面图。为了便于举例说明，对图3A、图3B和图3C一起描述，并且为了便于描述不再重复3D存储器件100、200和300当中的相同结构的细节。

3D存储器件300具有与存储堆叠体106的阶梯区重叠并且对齐的支撑结构360。如图3C中所示，3D存储器件300具有延伸到支撑结构360内的带有“H”形切口105的缝隙结构330-1(例如，第二缝隙结构)。

与支撑结构160和260不同，不是使多个子支撑结构160-1和260-1通过带“H”形切口105的缝隙结构130-1受到划分，而是每一存储块103内的支撑结构360可以不被带“H”形切口105的缝隙结构330-1划分并且可以沿y方向连续延伸。换言之，如图3C中所示，一个存储块103对应于一个连续支撑结构360(例如，与之重叠和/或对齐)。与3D存储器件100和200不同，带“H”形切口105的缝隙结构330-1不延伸到半导体层108内，而是延伸到支撑结构360内。支撑结构360的上表面和下表面的材料和位置可以分别与支撑结构160的那些材料和位置类似或相同，并且这里不再重复对其的详细描述。

尽管如图3A、图3B和图3C中所示，在3D存储器件300中，间隔体结构220包括阱结构，但是应当理解间隔体结构220可以具有其他适当实施例，例如，与图1A、图1B和图1C中所示的间隔体结构120类似或相同的沟槽结构。

图5A–5H示出了根据本公开的一些实施例的用于形成3D存储器件的制作工艺。图6示出了根据本公开的一些实施例用于形成3D存储器件的方法600的流程图。图5A–5H和图6中所示的3D存储器件的示例包括图1A-1C和图3A-3C中所示的3D存储器件。将对图5A–5H和图6一起描述。应当理解，方法600中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图6所示的顺序执行的。

参考图6，方法600开始于操作602，其中，在基底结构中同时形成支撑结构开口和间隔体结构开口，并且分别在支撑结构开口和间隔体结构开口中形成支撑结构和间隔体结构。图5A–5D示出了对应结构。

如图5A和图5B中所示，在制作过程的开始，在基底结构504中同时形成支撑结构开口和间隔体结构开口。在一些实施例中，支撑结构开口和间隔体结构开口是通过相同的制作步骤/操作形成的。沟槽结构的形状和深度可以对应于后续形成的支撑结构和间隔体结构的形状和深度。基底结构504可以包括处于停止层524上的初始半导体层508，停止层524进一步处于绝缘层502上。初始半导体层508可以包括牺牲子层，其可以部分地被半导体子层508-1所替代，以形成半导体层508。可以参照对初始半导体层、半导体层108、停止层124和绝缘层102的描述来获得对初始半导体层508、半导体层508、停止层524和绝缘层502的详细描述，这里将不再对其予以重复。

可以在衬底的一面(例如，第一面)上形成基底结构504。衬底可以是硅衬底或者由诸如半导体、玻璃、蓝宝石、塑料等的任何适当材料构成的承载衬底。在一些实施例中，绝缘层502包括电介质材料，例如，氧化硅。在一些实施例中，停止层524包括高k电介质材料，例如，氧化铝。在一些实施例中，后来形成的半导体层508包括具有均匀掺杂分布概况的多晶硅。在一些实施例中，绝缘层502、停止层524和初始半导体层508是通过任何适当膜淀积方法在衬底上顺次形成的，例如，通过化学气相淀积(CVD)、物理气相淀积(PVD)、原子层淀积(ALD)、电镀、无电淀积及其组合。接下来，可以去除衬底或对其减薄，以形成如接触通孔的各种结构。在一些实施例中，在制作过程的适当时间上去除衬底或对其减薄，从而能够从基底结构504的下表面形成接触通孔。

间隔体结构开口可以具有包围基底结构504(例如，初始半导体层508)的外围区中的区域的沟槽结构520-1，使得所包围的区域(例如，处于初始半导体层508当中)可以与初始半导体层508的处于沟槽结构520-1外的部分绝缘。在一些实施例中，沟槽结构520-1可以从初始半导体层508的上表面至少延伸到初始半导体层508的下表面。例如，沟槽结构520-1的下表面可以停止在停止层524上或停止层524内。在一些实施例中，初始半导体层508的下表面停止在停止层524处。沟槽结构520-1的厚度/深度可以至少是初始半导体层508沿z方向的厚度。沟槽结构520-1可以是通过任何适当图案化工艺形成的，诸如跟随在光刻工艺之后的干法蚀刻和/或湿法蚀刻。

支撑结构开口可以具有包围初始半导体层508的处于基底结构504(例如，初始半导体层508)的阶梯区内的部分的沟槽结构560-1，从而可以保护所包围的区域(例如，初始半导体层508的该部分)的牺牲子层不会在形成半导体层508时被替代。在一些实施例中，沟槽结构560-1可以从初始半导体层508的上表面至少延伸到初始半导体层508的下表面。例如，沟槽结构560-1的下表面可以停止在停止层524上或停止层524内。在一些实施例中，初始半导体层508的下表面停止在停止层524处。沟槽结构560-1的厚度/深度可以至少是沿z方向的厚度。支撑结构560的沟槽结构560-1可以是通过与间隔体结构520的沟槽结构520-1相同的图案化工艺形成的。例如，可以通过使用“零掩模”(其用于在基底结构504上形成任何结构之前对基底结构504图案化)对基底结构504(例如，初始半导体层508)图案化，分别在3D存储器件的外围区和阶梯区内同时(例如，使用相同蚀刻工艺)形成间隔体结构开口和支撑结构开口。

如图5C和图5D中所示，可以在间隔体结构开口内形成间隔体结构520。可以淀积电介质材料(例如，氧化硅和/或TEOS)，以填充间隔体结构开口的沟槽结构520-1，从而形成间隔体结构520。所述电介质材料可以是通过诸如CVD、PVD、ALD及其组合的任何适当膜淀积方法淀积的。

可以在支撑结构开口内形成支撑结构(如图5C和图5D中所示)。可以淀积与初始半导体层508的材料不同的材料(例如，诸如氧化硅和/或TEOS的电介质材料)，以填充支撑结构开口的沟槽结构560-1，从而形成支撑结构560。所填充的材料可以是通过诸如CVD、PVD、ALD及其组合的任何适当膜淀积方法淀积的。在各种实施例中，间隔体结构520和支撑结构560可以是通过相同的淀积过程或者单独的淀积过程形成的。

在一些实施例中，为了提高成品率，可以在同一淀积过程中以相同材料填充间隔体结构开口和支持结构开口两者。例如，如图5C和图5D中所示，可以在将电介质堆叠体形成到基底结构504上之前采用如TEOS的电介质材料填充间隔体结构开口和支撑结构开口两者。

重新参考图6，方法600进行至操作604，在该操作中，在基底结构上形成包括核心阵列区和阶梯区的存储堆叠体。

如图5E中所示，可以在处于所述衬底上的基底结构504上形成电介质堆叠体，电介质堆叠体后续将形成存储堆叠体。所述电介质堆叠体可以包括多个交替的牺牲层和电介质层。在一些实施例中，在半导体层508和支撑结构560上形成具有多对牺牲层和电介质层的电介质堆叠体，该电介质堆叠体的阶梯区与支撑结构560重叠并且对齐。或者，可以在半导体层508和支撑结构560上淀积交替的牺牲层和电介质层，以形成电介质堆叠体。在一些实施例中，每一个电介质层包括一层氧化硅，并且每一个牺牲层包括一层氮化硅。在一些实施例中，在半导体层508和/或支撑结构560与该电介质堆叠体之间形成焊盘氧化物层(例如，氧化硅层，未示出)。可以在制作过程期间的适当时间上，例如，在形成阶梯结构(下文将予以描述)之后，在电介质堆叠体和基底结构504之上淀积具有如氧化硅的适当电介质材料的绝缘结构518，从而使该电介质堆叠体位于该绝缘结构518内。该电介质堆叠体、绝缘结构518和焊盘氧化物层(如果有的话)可以是通过一种或多种薄膜淀积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。

在形成接触结构之前，可以在3D存储器件(例如，该电介质堆叠体)内形成其他结构，尽管图5A-5H未示出。在一些实施例中，可以在电介质堆叠体的核心阵列区内形成垂直地穿过该电介质堆叠体、半导体层508延伸并且停止在停止层524处的沟道结构。在一些实施例中，为了形成该沟道结构，形成垂直地穿过电介质堆叠体和半导体层508延伸的沟道孔(例如，开口)，并且沿沟道孔的侧壁依次形成存储膜(阻挡层、储集层和隧道层)和半导体沟道。沟道孔内的膜和层的淀积可以包括ALD、CVD、PVD、任何其他适当工艺或其任何组合。在一些实施例中，在半导体沟道以上形成与半导体沟道接触的沟道插塞。在一些实施例中，用于形成沟道孔的制作过程包括湿法蚀刻和/或干法蚀刻工艺，例如，深离子反应蚀刻(DRIE)。根据一些实施例，由于停止层524和半导体层508的材料之间的蚀刻选择性的原因，对沟道孔的蚀刻一直持续到被停止层524停止为止。

为了对半导体层508和沟道结构进行导电连接，在半导体层508内形成与半导体沟道接触并且导电连接的半导体子层508-1。在一些实施例中，去除存储膜的下部，从而使存储膜变得断开。可以通过替代初始半导体层508的、既不受支撑结构560包围也不受间隔体结构520包围的牺牲子层，而形成与半导体沟道接触的半导体子层508-1。也就是说，牺牲子层的被支撑结构560和间隔体结构520包围的部分可以在该替代过程中保持原样不变。半导体子层508-1的形成可以包括适当的干法蚀刻和/或湿法蚀刻工艺、CVD、PVD、ALD及其组合。还可以形成将各存储单元划分成多个块的绝缘间隔体。绝缘间隔体的形成可以包括适当的干法蚀刻和/或湿法蚀刻工艺、CVD、PVD、ALD及其组合。

在一些实施例中，形成垂直地穿过电介质堆叠体延伸并且停止在半导体层508内的缝隙结构(例如，在3D存储器件100中)。例如，可以形成缝隙开口，缝隙开口垂直地穿过电介质堆叠体延伸到初始半导体层508内，并且露出初始半导体层508的牺牲子层的部分。在一些实施例中，用于形成缝隙开口的制作过程包括湿法蚀刻和/或干法蚀刻，例如，DRIE。在一些实施例中，缝隙开口进一步延伸到牺牲子层的顶部当中。穿过电介质堆叠体的蚀刻过程可以不停止于牺牲子层的顶表面处，并且可以继续蚀刻掉牺牲子层的部分。根据一些实施例，缝隙开口可以形成于存储块103之间，如图1B所示(例如，用于形成第一缝隙结构)，并且可以形成于存储指状物107之间(例如，用于形成第二缝隙结构)。在一些实施例中，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺向缝隙开口内淀积电介质而形成该缝隙结构。应当理解，尽管未示出，但是在一些示例中，可以通过向缝隙开口内淀积电介质(作为间隔体)和导电材料(作为接触)而形成该缝隙结构。如上文联系图1B和图1C描述的，第二缝隙结构(存储指状物107之间的缝隙结构)将支撑结构560划分成多个子支撑结构，每一子支撑结构对应于通过第二缝隙结构划分出的存储指状物(例如，与之重叠和/或对齐)。

可以执行栅极替代工艺，以替代电介质堆叠体中的牺牲层，从而形成多个导体层。在一些实施例中，在形成缝隙结构之后通过缝隙结构执行栅极替代工艺。可以在半导体层508上形成具有多个交替的导体层510和电介质层512的存储堆叠体506。栅极替代工艺可以包括适当的各向同性蚀刻工艺、CVD、PVD、ALD及其组合。穿过存储堆叠体506延伸的沟道结构可以通过半导体沟道与导体层508接触并且导电连接。在一些实施例中，可以对存储堆叠体506反复图案化，从而在阶梯区内形成阶梯结构，该阶梯结构包括多个横向延伸的对(例如，沿x/y方向)。存储堆叠体506的图案化过程可以包括重复的光刻过程和凹陷蚀刻(例如，各向同性蚀刻过程)。

参考图6，方法600进行至操作606，在该操作中，在基底结构的上表面上形成被间隔体结构的沟槽结构包围的第一接触部分。图5F示出了对应结构。

如图5F所示，第一接触部分516-1可以形成在间隔体结构520内。第一接触部分516-1可以形成在绝缘结构518内并且落在间隔体结构520的下表面上。第一接触部分516-1可以被间隔体结构520包围并且与半导体层508的被间隔体结构520包围的部分接触。即便如此，第一接触部分516-1的横向尺寸可以小于间隔体结构520(或者已填充的沟槽结构520-1)包围的区域的横向尺寸。因此，使第一接触部分516-1与在间隔体结构520外的半导体层508隔离。在一些实施例中，第一接触部分516-1是通过形成字线接触514的同一过程形成的，字线接触514落在相应的梯级上，从而形成与该梯级内的导体层的导电连接。第一接触部分516-1和字线接触514可以每者包括适当导电材料，例如，钨。在一些实施例中，第一接触部分516-1的下表面不抵达间隔体结构520的下表面，但是位于半导体层508的上表面以下，从而在形成第二接触部分时能够减少从基底结构504的下表面所做的蚀刻。也就是说，用以形成第二接触部分的孔不必从基底结构504(即，绝缘层502)的下表面抵达半导体层508的上表面。

第一接触部分516-1和字线接触514的形成可以包括图案化过程随后继之以适当的膜淀积过程。该图案化过程可以去除绝缘结构518的部分，从而按照预期深度形成与第一接触部分516-1和字线接触514的位置和定位相对应的开口。在一些实施例中，用于第一接触部分516-1的开口在绝缘结构518内延伸，并且露出沟槽结构520-1内的所包围半导体层508。在一些实施例中，用于字线接触514的开口在绝缘结构518内延伸，并且露出对应阶梯中的导体层510。导电材料的淀积可以包括CVD、PVD、ALD、电镀、无电镀及其组合。

重新参考图6，方法600进行至操作608，在该操作中，形成从基底结构的下表面延伸到第一接触部分的孔。图5G示出了对应的结构。

如图5G中所示，可以形成从基底结构504的下表面延伸到第一接触部分516-1的孔515。可以去除基底结构504的部分，即，绝缘层502、停止层524和半导体层508被沟槽结构520-1(如果有的话)包围的部分，以形成从基底结构504的下表面(例如，绝缘层502的下表面)延伸至第一接触部分516-1的孔515。孔515可以与第一接触部分516-1接触并且使其露出。在各种实施例中，孔515的上表面可以与停止层524的上表面共平面或者处于其以上，从而确保第一接触部分516-1与孔515(或者接下来形成的第二接触部分)之间的充分基础。如图5G中所示，孔515的横向尺寸可以足够大，从而完全接触第一接触部分516-1，并且可以足够小，从而不横向经过沟槽结构520-1。在一些实施例中，孔515的横向尺寸可以小于或等于沟槽结构520-1(或者间隔体结构520)的横向尺寸。在一些实施例中，可以在形成孔515的相同图案化过程中在基底结构504内形成另一孔(未示出)以用于形成源极接触结构。该图案化过程可以包括适当的蚀刻工艺，例如，干法蚀刻和/或湿法蚀刻工艺。

重新参考图6，方法600进行至操作610，在该操作中，在所述孔内形成与第一接触部分接触的第二接触部分。图5H示出了对应的结构。

如图5H所示，可以在孔515内形成与第一接触部分516-1接触的第二接触部分516-2。可以淀积如钨的导电材料来填充孔515和所述的用于形成源极接触结构的另一孔。可以执行任何适当的膜淀积方法，以淀积导电材料。例如，该淀积方法可以包括CVD、PVD、ALD、电镀、无电镀或其组合。在一些实施例中，可以通过形成第二接触部分516-2的相同淀积过程形成源极接触结构。可以形成穿过绝缘结构518和基底结构504(例如，间隔体结构520)延伸的、具有第一接触部分516-1和第二接触部分516-2的接触结构516，从而连接3D存储器件的外围电路。第一接触部分516-1的下表面可以处于半导体层508的上表面以下。第二接触部分516-2的上表面可以是平直/平坦表面。

图7A–7H示出了根据本公开的一些实施例的用于形成另一3D存储器件的制作过程。图8示出了根据本公开的一些实施例用于形成3D存储器件的方法800的流程图。图7A-7H和图8中所示的3D存储器件的示例包括图2A-2C和图3A-3C中所示的3D存储器件。将对图7A-7H和图8一起描述。应当理解，方法800中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图8所示的顺序执行的。

参考图8，方法800开始于操作802，其中，在基底结构中同时形成支撑结构开口和间隔体结构开口，并且分别在支撑结构开口和间隔体结构开口中形成支撑结构和间隔体结构。图7A-7D示出了对应结构。

如图7A和图7B中所示，在制作过程的开始，在基底结构704中同时形成支撑结构开口和间隔体结构开口。在一些实施例中，支撑结构开口和间隔体结构开口是通过相同的制作步骤/操作形成的。沟槽结构的形状和深度可以对应于后续形成的支撑结构和间隔体结构的形状和深度。基底结构704可以包括处于停止层724上的初始半导体层708，停止层724进一步处于绝缘层702上。初始半导体层708可以包括牺牲子层，其可以部分地被半导体子层708-1所替代，以形成半导体层708。可以参照对初始半导体层、半导体层108、停止层124和绝缘层102的描述来获得对初始半导体层708、半导体层708、停止层724和绝缘层702的详细描述，这里将不再对其予以重复。

可以在衬底的一面(例如，第一面)上形成基底结构704。衬底可以是硅衬底或者由诸如半导体、玻璃、蓝宝石、塑料(聊举数例)的任何适当材料构成的承载衬底。在一些实施例中，绝缘层702包括电介质材料，例如，氧化硅。在一些实施例中，停止层724包括高k电介质材料，例如，氧化铝。在一些实施例中，后来形成的半导体层708包括具有均匀掺杂分布概况的多晶硅。在一些实施例中，绝缘层702、停止层724和半导体层708是通过任何适当膜淀积方法在衬底上顺次形成的，例如，通过化学气相淀积(CVD)、物理气相淀积(PVD)、原子层淀积(ALD)、电镀、无电淀积及其组合。接下来，可以去除衬底或对其减薄，以形成如接触通孔的各种结构。在一些实施例中，在制作过程的适当时间上去除衬底或对其减薄，从而能够从基底结构704的下表面形成接触通孔。

间隔体结构开口可以具有处于基底结构704(例如，初始半导体层708)的外围区域内的孔720-1。与沟槽结构520-1不同，孔720-1占据被间隔体结构720包围的整个区域，使得所包围的区域在之后被填充了电介质材料时可以与半导体层708绝缘。在一些实施例中，孔720-1可以从半导体层708的上表面至少延伸到初始半导体层708的下表面。例如，孔720-1的下表面可以停止在停止层724上或停止层724内。在一些实施例中，初始半导体层708的下表面停止在停止层724处。孔720-1的深度可以至少是初始半导体层708沿z方向的厚度。间隔体结构720的孔720-1可以是通过任何适当图案化工艺形成的，诸如跟随在光刻工艺之后的干法蚀刻和/或湿法蚀刻。

支撑结构开口可以具有处于基底结构704(例如，初始半导体层708)的外围区域内的孔760-1。与沟槽结构560-1不同，孔760-1占据被间隔体结构720包围的整个区域，使得所包围区域在以后填充了与初始半导体层708的材料不同的材料时可以在形成半导体层708时不受蚀刻。在一些实施例中，孔760-1可以从初始半导体层708的上表面至少延伸到初始半导体层708的下表面。例如，孔760-1的下表面可以停止在停止层724上或停止层724内。在一些实施例中，初始半导体层708的下表面停止在停止层724处。孔760-1的深度可以至少是半导体层708沿z方向的厚度。支撑结构760的孔760-1可以是通过与间隔体结构720的孔720-1相同的图案化工艺形成的。例如，可以通过使用“零掩模”(其用于在基底结构704上形成任何结构之前对基底结构704图案化)对基底结构704(例如，半导体层708)图案化而分别在3D存储器件的外围区和阶梯区内同时(例如，使用相同蚀刻工艺)形成间隔体结构开口和支撑结构开口。

如图7C和图7D中所示，可以在用于形成阱结构(例如，间隔体结构720)的间隔体结构开口内形成间隔体结构720。可以淀积电介质材料(例如，氧化硅和/或TEOS)，以填充间隔体结构开口的孔720-1，从而形成间隔体结构720。所述电介质材料可以是通过诸如CVD、PVD、ALD及其组合的任何适当膜淀积方法淀积的。

可以在用于形成阱结构(例如，支撑结构760)的支撑结构开口内形成支撑结构760(如图7C和图7D中所示)。可以淀积与半导体层708的材料不同的材料(例如，诸如氧化硅和/或TEOS的绝缘材料)，以填充支撑结构开口的孔760-1，从而形成支撑结构760。所填充的材料可以是通过诸如CVD、PVD、ALD及其组合的任何适当膜淀积方法淀积的。在各种实施例中，间隔体结构720和支撑结构760可以是通过相同的淀积过程或者单独的淀积过程形成的。

在一些实施例中，为了提高成品率，可以在同一淀积过程中以相同材料填充间隔体结构开口和支持结构开口两者。例如，如图7C和图7D中所示，可以在将电介质堆叠体形成到基底结构704上之前在同一淀积过程中采用如TEOS的电介质材料填充间隔体结构开口和支撑结构开口两者。

重新参考图8，方法800进行至操作804，在该操作中，在基底结构上形成包括核心阵列区和阶梯区的存储堆叠体。

如图7E中所示，可以在处于所述衬底上的基底结构704上形成后续将用于形成存储堆叠体的电介质堆叠体。所述电介质堆叠体可以包括多个交替的牺牲层和电介质层。在一些实施例中，在半导体层708和支撑结构760上形成具有多对牺牲层和电介质层的电介质堆叠体，该电介质堆叠体的阶梯区与支撑结构760重叠并且对齐。或者，可以在半导体层708和支撑结构760上淀积交替的牺牲层和电介质层，以形成电介质堆叠体。在一些实施例中，每一电介质层包括一层氧化硅，并且每一牺牲层包括一层氮化硅。在一些实施例中，在半导体层708和/或支撑结构760与该电介质堆叠体之间形成焊盘氧化物层(例如，氧化硅层，未示出)。可以在制作过程期间的适当时间上，例如，在形成阶梯结构(下文将予以描述)之后，在电介质堆叠体和基底结构704之上淀积具有如氧化硅的适当电介质材料的绝缘结构718，从而使该电介质堆叠体位于该绝缘结构718内。该电介质堆叠体、绝缘结构718和焊盘氧化物层(如果有的话)可以是通过一种或多种薄膜淀积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。

在形成接触结构之前，可以在3D存储器件(例如，该电介质堆叠体)内形成其他结构，尽管图7A-7H未示出。在一些实施例中，可以在电介质堆叠体的核心阵列区内形成垂直地穿过该电介质堆叠体、半导体层708延伸并且停止在停止层724处的沟道结构。在一些实施例中，为了形成该沟道结构，蚀刻出垂直地穿过电介质堆叠体和半导体层708延伸的沟道孔(例如，开口)，并且沿沟道孔的侧壁依次形成存储膜(阻挡层、储集层和隧道层)和半导体沟道。沟道孔内的膜和层的淀积可以包括ALD、CVD、PVD、任何其他适当工艺或其任何组合。在一些实施例中，在半导体沟道以上形成与半导体沟道接触的沟道插塞。在一些实施例中，用于形成沟道孔的制作过程包括湿法蚀刻和/或干法蚀刻工艺，例如，深离子反应蚀刻(DRIE)。根据一些实施例，由于停止层724和半导体层708的材料之间的蚀刻选择性的原因，对沟道孔的蚀刻一直持续到被停止层724停止为止。

为了对半导体层708和沟道结构进行导电连接，在半导体层708内形成与半导体沟道接触并且导电连接的半导体子层708-1。在一些实施例中，去除存储膜的下部，从而使存储膜变得断开。可以通过替代初始半导体层708的牺牲子层形成与半导体沟道接触的半导体子层508-1。半导体子层708-1的形成可以包括适当的干法蚀刻和/或湿法蚀刻工艺、CVD、PVD、ALD及其组合。还可以形成将各存储单元划分成多个块的绝缘间隔体。绝缘间隔体的形成可以包括适当的干法蚀刻和/或湿法蚀刻工艺、CVD、PVD、ALD及其组合。

在一些实施例中，形成垂直地穿过电介质堆叠体延伸并且停止在半导体层708内的缝隙结构(例如，在3D存储器件200中)。例如，可以形成缝隙开口，缝隙开口垂直地穿过电介质堆叠体延伸到初始半导体层708内，并且露出初始半导体层708的牺牲子层的部分。在一些实施例中，用于形成缝隙开口的制作过程包括湿法蚀刻和/或干法蚀刻，例如，DRIE。在一些实施例中，缝隙开口进一步延伸到牺牲子层的顶部当中。穿过电介质堆叠体的蚀刻过程可以不停止于牺牲子层的顶表面处，并且可以继续蚀刻掉牺牲子层的部分。根据一些实施例，缝隙开口可以形成于存储块103之间，如图2B所示(例如，用于形成第一缝隙结构)，并且可以形成于存储指状物107之间(例如，用于形成第二缝隙结构)。在一些实施例中，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺向缝隙开口内淀积电介质而形成该缝隙结构。应当理解，尽管未示出，但是在一些示例中，可以通过向缝隙开口内淀积电介质(作为间隔体)和导电材料(作为接触)而形成该缝隙结构。如上文联系图2B和图2C描述的，第二缝隙结构(存储指状物206之间的缝隙结构)将支撑结构760划分成多个子支撑结构，每一子支撑结构对应于通过第二缝隙结构划分出的存储指状物(例如，与之重叠和/或对齐)。

在一些实施例中，形成垂直地穿过电介质堆叠体延伸并且停止在半导体层708内或支撑结构760内的缝隙结构(例如，在3D存储器件300中)。例如，可以形成垂直地穿过电介质堆叠体延伸到初始半导体层708内并且露出初始半导体层708的牺牲子层的部分的至少一个缝隙开口(例如，第一缝隙开口)，并且还可以形成至少一个缝隙开口(例如，第二缝隙开口)，其垂直地穿过电介质堆叠体延伸到支撑结构760内并且露出支撑结构760的阱结构的部分的。在一些实施例中，用于形成缝隙开口的制作过程包括湿法蚀刻和/或干法蚀刻，例如，DRIE。在一些实施例中，第一缝隙开口和第二缝隙开口分别进一步延伸到牺牲子层和支撑结构760的阱结构的顶部当中。穿过电介质堆叠体的蚀刻过程可以不停止在牺牲子层和支撑结构760的阱结构的顶表面处，并且可以继续分别蚀刻掉牺牲子层和支撑结构760的阱结构的部分。根据一些实施例，第一缝隙开口形成于存储块103之间，如图3B所示(例如，用于形成第一缝隙结构)，并且第二缝隙开口形成于存储指状物107之间(例如，用于形成第二缝隙结构)。在一些实施例中，可以通过使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜淀积工艺向缝隙开口内淀积电介质而形成该缝隙结构。应当理解，尽管未示出，但是在一些示例中，可以通过向缝隙开口内淀积电介质(作为间隔体)和导电材料(作为接触)而形成该缝隙结构。如上文联系图3B和图3C所述，第二缝隙结构(例如，存储指状物107之间的缝隙结构)不将支撑结构划分成多个子支撑结构，并且一个存储块对应于中间没有子支撑结构的连续支撑结构560(例如，阈值重叠和/或对齐)。

可以执行栅极替代工艺，以替代电介质堆叠体中的牺牲层，从而形成多个导体层。在一些实施例中，在形成缝隙结构之后通过缝隙结构执行栅极替代工艺。可以在半导体层708上形成具有多个交替的导体层710和电介质层712的存储堆叠体706。栅极替代工艺可以包括适当的各向同性蚀刻工艺、CVD、PVD、ALD及其组合。穿过存储堆叠体706延伸的沟道结构可以通过半导体沟道与导体层708接触并且导电连接。在一些实施例中，可以对存储堆叠体706反复图案化，从而在阶梯区内形成阶梯结构，该阶梯结构包括多个横向延伸的对(例如，沿x/y方向)。存储堆叠体706的图案化过程可以包括重复的光刻过程和凹陷蚀刻(例如，各向同性蚀刻过程)。

重新参考图8，方法800进行至操作806，在该操作中，在间隔体结构的阱结构内形成第一接触部分。图7F示出了对应的结构。

如图7F中所示，第一接触部分716-1可以被间隔体结构720的阱结构(例如，采用电介质材料填充的孔720-1)包围并与之接触。换言之，第一接触部分716-1的直径在平面图内(例如，在x-y平面内)小于间隔体结构720的阱结构的直径，从而可以使第一接触部分716-1通过间隔体结构720(例如，通过间隔体结构720的阱结构)与半导体层708绝缘。应当理解，第一接触部分716-1和间隔体结构720的阱结构可以具有任何适当形状，诸如椭圆形、方形、矩形和圆形形状。在一些实施例中，间隔体结构720的阱结构和第一接触部分716-1在平面图内可以具有相同形状或不同形状。

第一接触部分716-1可以形成在绝缘结构718内并且落在间隔体结构720的阱结构的下表面上。第一接触部分716-1可以被间隔体结构720的阱结构包围并与之接触。因此，使第一接触部分716-1与间隔体结构720外的半导体层708隔离。在一些实施例中，第一接触部分716-1是通过形成字线接触714的同一过程形成的，字线接触714落在相应的梯级上，从而形成与该梯级内的导体层710的导电连接。第一接触部分716-1和字线接触714可以均包括适当导电材料，例如，钨。在一些实施例中，第一接触部分716-1的下表面不抵达间隔体结构720的阱结构的下表面，但是位于半导体层708的上表面以下，从而在形成第二接触部分时能够减少从基底结构704的下表面所做的蚀刻。也就是说，用以形成第二接触部分的孔不必从基底结构704(即，绝缘层702)的下表面抵达半导体层708的上表面。

第一接触部分716-1和字线接触714的形成可以包括图案化过程随后继之以适当的膜淀积过程。该图案化过程可以去除绝缘结构718的部分，从而按照预期深度形成与第一接触部分716-1和字线接触714的位置和定位相对应的开口。在一些实施例中，用于第一接触部分716-1的开口在绝缘结构718内延伸，并且露出间隔体结构720的阱结构。在一些实施例中，用于字线接触714的开口在绝缘结构718内延伸，并且露出对应对当中的导体层710。导电材料的淀积可以包括CVD、PVD、ALD、电镀、无电镀及其组合。

重新参考图8，方法800进行至操作808，在该操作中，形成从基底结构的下表面延伸到第一接触部分的孔。图7G示出了对应的结构。

如图7G中所示，可以形成从基底结构704的下表面延伸到第一接触部分716-1的孔715。可以去除基底结构704的部分，即，绝缘层702、停止层724和间隔体结构720的阱结构(如果有的话)的部分，以形成从基底结构704的下表面(例如，绝缘层702的下表面)延伸至第一接触部分716-1的孔715，孔715可以与第一接触部分716-1接触并且使其露出。在各种实施例中，孔715的上表面可以与停止层724的上表面共平面或者处于其以上，从而确保第一接触部分716与孔715(或者接下来形成的第二接触部分)之间的充分基础。如图7G中所示，孔715的横向尺寸可以足够大，从而完全接触第一接触部分716-1，并且可以足够小，从而不横向经过间隔体结构的阱结构。在一些实施例中，孔715的横向尺寸可以小于或等于间隔体结构720的阱结构(或者间隔体结构720)的横向尺寸。在一些实施例中，可以在形成孔715的相同图案化过程中在基底结构704内形成另一孔(未示出)以用于形成源极接触结构。该图案化过程可以包括适当的蚀刻工艺，例如，干法蚀刻和/或湿法蚀刻工艺。

重新参考图8，方法800进行至操作810，在该操作中，在所述孔内形成与第一接触部分接触的第二接触部分。图7H示出了对应的结构。

如图可以在孔715内形成与第一接触部分716-1接触的第二接触部分716-2。可以淀积如钨的导电材料来填充孔715和所述的用于形成源极接触结构的另一孔。可以执行任何适当的膜淀积方法，以淀积导电材料。例如，该淀积方法可以包括CVD、PVD、ALD、电镀、无电镀或其组合。在一些实施例中，可以通过形成第二接触部分716-2的相同淀积过程形成源极接触结构。可以形成穿过绝缘结构718和基底结构704(例如，间隔体结构720)延伸的具有互相接触的第一接触部分716-1和第二接触部分716-2的接触结构716，从而连接3D存储器件的外围电路。第一接触部分716-1的下表面可以处于间隔体结构720的上表面以下。第二接触部分716-2的上表面可以是平直/平坦表面。

根据本公开的一个方面，一种3D存储器件包括存储堆叠体、半导体层、支撑结构、间隔体结构和接触结构。该存储堆叠体包括交替的导电层和电介质层并且在平面图中包括阶梯区。该半导体层与该存储堆叠体接触。该支撑结构与该存储堆叠体的阶梯区重叠并且与该半导体层共平面，并且该支撑结构包括除了该半导体层的材料以外的材料。该支撑结构和第一半导体层共平面。该间隔体结构处于该存储堆叠体外并且与该支撑结构和该半导体层共平面。该接触结构垂直延伸并且被该间隔体结构包围。

在一些实施例中，该间隔体结构具有围绕该半导体层的部分的沟槽结构，并且该半导体层的该部分与该接触结构接触并且通过该间隔体结构与该半导体层的其余部分绝缘。

在一些实施例中，该间隔体结构具有阱结构，并且在平面图内该阱结构的形状不同于该接触结构的形状。

在一些实施例中，该间隔体结构包括电介质材料。

在一些实施例中，该支撑结构和间隔体结构包括相同的电介质材料。

在一些实施例中，所述的相同的电介质材料为TEOS。

在一些实施例中，该3D存储器件进一步包括垂直并且横向延伸并且将存储堆叠体划分成多个存储块的第一缝隙结构。

在一些实施例中，该3D存储器件进一步包括垂直并且横向延伸并且将每一存储堆叠体划分成多个存储指状物的第二缝隙结构。

在一些实施例中，第二缝隙结构停止在该支撑结构内，并且每一存储块与一个支撑结构重叠。

在一些实施例中，子支撑结构中的每者包括包围该半导体层的部分的沟槽结构。

在一些实施例中，子支撑结构中的每者包括填充有与该半导体层的材料不同的材料的阱结构。

根据本公开的一个方面，一种3D存储器件包括存储堆叠体、半导体层、支撑结构、间隔体结构、沟道结构和接触结构。该存储堆叠体包括交替的导电层和电介质层并且在平面图中包括阶梯区。该半导体层与该存储堆叠体接触。该支撑结构与该存储堆叠体的阶梯区重叠并且与该半导体层共平面，并且该支撑结构包括除了该半导体层的材料以外的材料。该支撑结构和第一半导体层共平面。该间隔体结构处于该存储堆叠体外并且与该支撑结构和该半导体层共平面。该沟道结构处于该存储堆叠体的核心阵列区内并进入该半导体层，并且该沟道结构包括半导体沟道，其中，该半导体沟道的下部与该半导体层接触。该接触结构垂直延伸并且被该间隔体结构包围。

在一些实施例中，该间隔体结构具有围绕该半导体层的部分的沟槽结构，并且该半导体层的该部分与该接触结构接触并且通过该间隔体结构与该半导体层的其余部分绝缘。

在一些实施例中，该间隔体结构具有阱结构，并且在平面图内该阱结构的形状不同于该接触结构的形状。

在一些实施例中，该间隔体结构包括电介质材料。

在一些实施例中，该支撑结构和间隔体结构包括相同的电介质材料。

在一些实施例中，所述的相同的电介质材料为TEOS。

在一些实施例中，该3D存储器件进一步包括垂直并且横向延伸并且将存储堆叠体划分成多个存储块的第一缝隙结构。

在一些实施例中，该3D存储器件进一步包括垂直并且横向延伸并且将每一存储堆叠体划分成多个存储指状物的第二缝隙结构。

在一些实施例中，第二缝隙结构停止在该支撑结构内，并且每一存储块与一个支撑结构重叠。

在一些实施例中，子支撑结构中的每者包括包围该半导体层的部分的沟槽结构。

在一些实施例中，子支撑结构中的每者包括填充有与该半导体层的材料不同的材料的阱结构。

在一些实施例中，该沟道结构进一步包括与该半导体沟道接触并包围该半导体沟道的存储层，并且该存储层的下部断开，从而露出该半导体沟道，使得该半导体沟道与该半导体层接触。

根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上形成包括牺牲层的半导体层。在半导体层内同时形成支撑结构和间隔体结构。该支撑结构和间隔体结构与该半导体层共平面，并且该支撑结构包括除了该半导体层的材料以外的材料。形成与该半导体层接触的包括阶梯区的电介质堆叠体。该阶梯区与该支撑结构重叠。形成垂直延伸并且被该间隔体结构包围的接触结构。

在一些实施例中，为了形成该间隔体结构，去除该半导体层的部分以形成穿过该半导体层延伸的间隔体结构开口，并且用电介质材料填充该间隔体结构开口。

在一些实施例中，该间隔体结构开口具有沟槽结构，从而将该半导体层划分成绝缘部分和牺牲部分。半导体层的绝缘部分与该接触结构接触，并且通过该间隔体结构与半导体层的牺牲部分绝缘。

在一些实施例中，该间隔体结构开口具有阱结构，并且在平面图内该阱结构的形状不同于该接触结构的形状。

在一些实施例中，形成垂直并且横向在该电介质堆叠体内延伸的至少一个第一缝隙结构和至少一个第二缝隙结构，该至少一个第一缝隙结构将电介质堆叠体划分成多个块区域，并且该至少一个第二缝隙结构将每一个块区域划分成多个指区域。

在一些实施例中，为了形成该支撑结构，去除该半导体层的部分以形成穿过该半导体层延伸的支撑结构开口，并且用与该半导体层的材料不同的材料填充该支撑结构开口。

在一些实施例中，该支撑结构的与第一半导体层接触的部分的深度大于该支撑结构的其余部分的深度。

在一些实施例中，为了形成第二缝隙结构，形成穿过该电介质堆叠体延伸并且停止在该支撑结构内的第二缝隙结构开口。

在一些实施例中，为了形成第二缝隙结构，形成穿过该电介质堆叠体延伸并且停止在该半导体层内的第二缝隙结构开口。第二缝隙结构将支撑结构划分成多个子支撑结构。

在一些实施例中，第二半导体结构进一步包括与第二半导体层接触的源极接触。

在一些实施例中，每一子支撑结构开口具有沟槽结构，从而将该半导体层划分成支撑部分和牺牲部分。半导体层的支撑部分与电介质堆叠体的阶梯区重叠。

在一些实施例中，用半导体子层代替牺牲部分的牺牲层。

在一些实施例中，每一子支撑结构开口具有阱结构。

在一些实施例中，该支撑结构和间隔体结构包括相同的电介质材料。

在一些实施例中，所述的相同的电介质材料为TEOS。

上文对具体实施例的描述将因而揭示本公开的概括实质，本领域技术人员不需要过多的试验就能够通过本领域的知识和技能容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因而本领域技术人员应当根据所述教导和指引对本说明书的术语或措辞加以解释。

上文借助于说明所指定的功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。

发明内容部分和摘要部分可能阐述了本发明人设想的本公开的一个或多个示范性实施例，而非全部的示范性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。

本公开的宽度和范围不应由上述示范性实施例中的任何示范性实施例限制，而是仅根据下述权利要求及其等价方案界定。

Claims (38)

1.一种三维(3D)存储器件，包括：

存储堆叠体，其包括交替的导电层和电介质层，并且在平面图中包括阶梯区；

与所述存储堆叠体接触的半导体层；

支撑结构，其与所述存储堆叠体的所述阶梯区重叠并且与所述半导体层共平面，其中，所述支撑结构包括与所述半导体层的材料不同的材料；

间隔体结构，其在所述存储堆叠体外并且与所述支撑结构和所述半导体层共平面；以及

接触结构，其垂直延伸并且被所述间隔体结构包围。

2.根据权利要求1所述的3D存储器件，其中，所述间隔体结构具有围绕所述半导体层的部分的沟槽结构，其中，所述半导体层的所述部分与接触结构相接触并且通过所述间隔体结构来与所述半导体层的其余部分绝缘。

3.根据权利要求1所述的3D存储器件，其中，所述间隔体结构具有阱结构，其中，在所述平面图内所述阱结构的形状不同于所述接触结构的形状。

4.根据权利要求1-3中的任何一项所述的3D存储器件，其中，所述间隔体结构包括电介质材料。

5.根据权利要求1-4中的任何一项所述的3D存储器件，其中，所述支撑结构和所述间隔体结构包括相同的电介质材料。

6.根据权利要求5所述的3D存储器件，其中，所述相同的电介质材料是正硅酸乙酯(TEOS)。

7.根据权利要求1所述的3D存储器件，还包括第一缝隙结构，所述第一缝隙结构垂直延伸并且横向延伸，并且将所述存储堆叠体划分成多个存储块。

8.根据权利要求7所述的3D存储器件，还包括第二缝隙结构，所述第二缝隙结构垂直延伸并且横向延伸，并且将每个存储堆叠体划分成多个存储指状物。

9.根据权利要求8所述的3D存储器件，其中，所述第二缝隙结构停止在所述支撑结构内，并且其中，每个存储块与相应的支撑结构重叠。

10.根据权利要求8所述的3D存储器件，其中，所述第二缝隙结构垂直地延伸到所述半导体层内并且将所述支撑结构划分成多个子支撑结构，其中，每个存储指状物与所述子支撑结构中的一个子支撑结构重叠。

11.根据权利要求10所述的3D存储器件，其中，所述子支撑结构中的每个子支撑结构包括包围所述半导体层的部分的沟槽结构。

12.根据权利要求10所述的3D存储器件，其中，所述子支撑结构中的每个子支撑结构包括填充有与所述半导体层的材料不同的材料的阱结构。

13.一种三维(3D)存储器件，包括：

存储堆叠体，其包括交替的导电层和电介质层，并且在平面图中具有核心阵列区和阶梯区；

与所述存储堆叠体接触的半导体层；

支撑结构，其与所述存储堆叠体的所述阶梯区重叠并且与所述半导体层共平面，其中，所述支撑结构包括与所述半导体层的材料不同的材料；

间隔体结构，其在所述存储堆叠体外并且与所述支撑结构和所述半导体层共平面；

沟道结构，其在所述存储堆叠体的所述核心阵列区内并且进入所述半导体层内，所述沟道结构包括半导体沟道，其中，所述半导体沟道的下部与所述半导体层接触；以及

接触结构，其垂直延伸并且被所述间隔体结构包围。

14.根据权利要求13所述的3D存储器件，其中，所述间隔体结构具有围绕所述半导体层的部分的沟槽结构，其中，所述半导体层的所述部分与接触结构相接触并且通过所述间隔体结构来与所述半导体层的其余部分绝缘。

15.根据权利要求13所述的3D存储器件，其中，所述间隔体结构具有阱结构，其中，在所述平面图内所述阱结构的形状不同于所述接触结构的形状。

16.根据权利要求13-15中的任何一项所述的3D存储器件，其中，所述间隔体结构包括电介质材料。

17.根据权利要求13-16中的任何一项所述的3D存储器件，其中，所述支撑结构和所述间隔体结构包括相同的电介质材料。

18.根据权利要求17所述的3D存储器件，其中，所述相同的电介质材料是正硅酸乙酯(TEOS)。

19.根据权利要求13所述的3D存储器件，还包括第一缝隙结构，所述第一缝隙结构垂直延伸并且横向延伸，并且将所述存储堆叠体划分成多个存储块。

20.根据权利要求19所述的3D存储器件，还包括第二缝隙结构，所述第二缝隙结构垂直延伸并且横向延伸，并且将每个存储堆叠体划分成多个存储指状物。

21.根据权利要求20所述的3D存储器件，其中，所述第二缝隙结构停止在所述支撑结构内，并且其中，每个存储块与相应的支撑结构重叠。

22.根据权利要求20所述的3D存储器件，其中，所述第二缝隙结构垂直地延伸到所述半导体层内并且将所述支撑结构划分成多个子支撑结构，其中，每个存储指状物与一个子支撑结构重叠。

23.根据权利要求22所述的3D存储器件，其中，所述子支撑结构中的每个子支撑结构包括包围所述半导体层的部分的沟槽结构。

24.根据权利要求22所述的3D存储器件，其中，所述子支撑结构中的每个子支撑结构包括填充有与所述半导体层的材料不同的材料的阱结构。

25.根据权利要求13-24中的任何一项所述的3D存储器件，其中

所述沟道结构还包括与所述半导体沟道接触并且包围所述半导体沟道的存储层；并且

所述存储层的下部是断开的，从而露出所述半导体沟道，使得所述半导体沟道与所述半导体层接触。

26.一种用于形成3D存储器件的方法，包括：

在衬底上形成包括牺牲层的半导体层；

在所述半导体层内同时形成支撑结构和间隔体结构，其中，所述支撑结构和所述间隔体结构是与所述半导体层共平面的，其中，所述支撑结构包括与所述半导体层的材料不同的材料；

形成与所述半导体层接触的、包括阶梯区的电介质堆叠体，其中，所述阶梯区与所述支撑结构重叠；以及

形成垂直延伸并且被所述间隔体结构包围的接触结构。

27.根据权利要求26所述的方法，其中，形成所述间隔体结构还包括：

去除所述半导体层的一部分，以形成穿过所述半导体层延伸的间隔体结构开口；以及

利用电介质材料填充所述间隔体结构开口。

28.根据权利要求26或27所述的方法，其中，所述间隔体结构开口具有沟槽结构，从而将所述半导体层划分成绝缘部分和牺牲部分，其中，所述半导体层的所述绝缘部分与所述接触结构相接触，并且通过所述间隔体结构与所述半导体层的所述牺牲部分绝缘。

29.根据权利要求26或27所述的方法，其中，所述间隔体结构开口具有阱结构，其中，在平面图内所述阱结构的形状不同于所述接触结构的形状。

30.根据权利要求26所述的方法，还包括形成在所述电介质堆叠体内垂直延伸并且横向延伸的至少一个第一缝隙结构和至少一个第二缝隙结构，其中，所述至少一个第一缝隙结构将所述电介质堆叠体划分成多个块区域，并且所述至少一个第二缝隙结构将每个块区域划分成多个指区域。

31.根据权利要求30所述的方法，其中，形成所述支撑结构还包括：

去除所述半导体层的一部分，以形成穿过所述半导体层延伸的支撑结构开口；以及

利用与所述半导体层的材料不同的材料填充所述支撑结构开口。

32.根据权利要求31所述的方法，其中，形成所述第二缝隙结构包括形成穿过所述电介质堆叠体延伸并且停止在所述支撑结构内的第二缝隙结构开口。

33.根据权利要求31所述的方法，其中，形成所述第二缝隙结构包括形成穿过所述电介质堆叠体延伸并且停止在所述半导体层内的第二缝隙结构开口，其中，所述第二缝隙结构将所述支撑结构划分成多个子支撑结构。

34.根据权利要求33所述的方法，其中，每个子支撑结构开口具有沟槽结构，从而将所述半导体层划分成支撑部分和牺牲部分，其中，所述半导体层的所述支撑部分与所述电介质堆叠体的所述阶梯区重叠。

35.根据权利要求34所述的方法，还包括用半导体子层代替所述牺牲部分的所述牺牲层。

36.根据权利要求33所述的方法，其中，每个子支撑结构开口具有阱结构。

37.根据权利要求26-36中的任何一项所述的方法，其中，所述支撑结构和所述间隔体结构包括相同的电介质材料。

38.根据权利要求37所述的方法，其中，所述相同的电介质材料是正硅酸乙酯(TEOS)。

Images