CN110729306A - 三维半导体装置 - Google Patents

三维半导体装置 Download PDF

Info

Publication number
CN110729306A
CN110729306A CN201910413646.5A CN201910413646A CN110729306A CN 110729306 A CN110729306 A CN 110729306A CN 201910413646 A CN201910413646 A CN 201910413646A CN 110729306 A CN110729306 A CN 110729306A
Authority
CN
China
Prior art keywords
region
upper substrate
semiconductor device
vertical support
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910413646.5A
Other languages
English (en)
Inventor
杨韩光
孙龙勋
康文综
权赫镐
安圣洙
李昭润
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110729306A publication Critical patent/CN110729306A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了三维半导体装置，所述三维半导体装置包括：外围电路结构，设置在下基底上并且包括内部外围垫部；上基底，设置在外围电路结构上；堆叠结构，设置在上基底上并且包括栅极水平图案；竖直沟道结构，在上基底上的第一区中穿过堆叠结构；第一竖直支撑结构，在上基底上的第二区中穿过堆叠结构；以及内部外围接触结构，穿过堆叠结构和上基底并且电连接到内部外围垫部，其中，第一竖直支撑结构的上表面设置在与竖直沟道结构的上表面不同的水平上并且与内部外围接触结构的上表面共面。

Description

三维半导体装置
本申请要求于2018年7月17日在韩国知识产权局提交的第10-2018-0082973号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体装置，更具体地，涉及一种包括竖直沟道结构和竖直支撑结构的三维半导体装置。
背景技术
为了增强产品的价格竞争力，对于半导体装置的集成度的改善的需求日益增长。为了改善半导体装置的集成度，已经开发了栅极堆叠在与基底垂直的方向上的三维半导体装置。然而，会随着堆叠的栅极的数量的增加而出现不期望的问题。
发明内容
本发明构思的一方面是提供一种能够改善集成度的三维半导体装置。
根据一些方面，公开针对一种三维半导体装置，所述三维半导体装置包括：外围电路结构，设置在下基底上并且包括内部外围垫部；上基底，设置在外围电路结构上；堆叠结构，设置在上基底上并且包括栅极水平图案；竖直沟道结构，在上基底上的第一区中穿过堆叠结构；第一竖直支撑结构，在上基底上的第二区中穿过堆叠结构；以及内部外围接触结构，穿过堆叠结构和上基底，并且电连接到内部外围垫部，其中，第一竖直支撑结构的上表面设置在与竖直沟道结构的上表面不同的竖直水平上，并且与内部外围接触结构的上表面共面。
根据一些方面，公开针对一种三维半导体装置，所述三维半导体装置包括：外围电路结构，设置在下基底上并且包括内部外围垫部；上基底，设置在外围电路结构上；堆叠结构，设置在上基底上并且包括栅极水平图案；分离结构，设置在上基底上，并且穿过堆叠结构；竖直沟道结构，设置在上基底上，并且穿过堆叠结构；竖直支撑结构，设置在上基底上，并且穿过堆叠结构；以及外围接触结构，依次穿过堆叠结构和上基底并且从堆叠结构和上基底依次向下延伸，并且接触内部外围垫部，其中，竖直沟道结构包括与构成竖直支撑结构的材料层不同的材料层，其中，外围接触结构的上表面和竖直支撑结构的上表面位于比竖直沟道结构的上表面高的水平上。
根据一些方面，公开针对一种三维半导体装置，所述三维半导体装置包括：外围电路结构，设置在下基底上并且包括内部外围垫部；上基底，设置在外围电路结构上；堆叠结构，设置在上基底上并且包括栅极水平图案，其中，栅极水平图案在上基底上的第一区中堆叠在与上基底的上表面垂直的竖直方向上同时彼此分隔开，在与上基底的上表面平行的水平方向上从第一区纵长地延伸，并且包括以阶梯方式布置在上基底上的第二区中的垫区；分离结构，设置在上基底上，横越第一区和第二区并且穿过堆叠结构；竖直沟道结构，设置在上基底上的第一区中，并且穿过分离结构之间的堆叠结构；竖直支撑结构，设置在上基底上的第二区中，并且穿过分离结构之间的堆叠结构；以及外围接触结构，接触内部外围垫部，向上延伸并且顺序地穿过上基底和堆叠结构，其中，分离结构、外围接触结构和竖直支撑结构的上表面位于比竖直沟道结构的上表面高的水平上。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解公开的实施例的上述和其它方面、特征和优点，在附图中：
图1A是根据示例性实施例的半导体装置的示意性框图；
图1B是概念性地示出根据实施例的半导体装置的存储器阵列区的电路图；
图2A至图3D是示出根据示例性实施例的三维半导体装置的视图；
图4A是图3C中的部分“A”的局部放大图；
图4B是示出根据示例性实施例的三维半导体装置的一些组件的剖视图；
图4C是概念性地示出根据示例性实施例的三维半导体装置的一些组件的剖视图；
图5是示出根据示例性实施例的三维半导体装置的修改实施例的剖视图；
图6和图7是示出根据示例性实施例的三维半导体装置的修改实施例的视图；
图8至图9B是示出根据示例性实施例的三维半导体装置的修改实施例的视图；
图10是示出根据示例性实施例的三维半导体装置的修改实施例的剖视图；
图11至图12B是示出根据示例性实施例的三维半导体装置的修改实施例的视图；
图13是示出根据示例性实施例的三维半导体装置的修改实施例的剖视图；
图14A至图23B是示出根据示例性实施例的形成三维半导体装置的方法的示例性实施例的剖视图；
图24至图26B是示出根据示例性实施例的用于形成三维半导体装置的方法的修改实施例的剖视图；
图27是示出根据示例性实施例的用于形成三维半导体装置的方法的修改实施例的剖视图。
具体实施方式
在下文中，将参照附图描述示例实施例。
将参照图1A描述根据实施例的半导体装置的示例性实施例。图1A是根据实施例的半导体装置的示意性框图。
参照图1A，根据实施例的半导体装置1可包括存储器阵列区MA、行解码器3、页缓冲器4、列解码器5和控制电路6。存储器阵列区MA可包括存储器块BLK。
存储器阵列区MA可包括以多个行和列布置的存储器单元。包括在存储器阵列区MA中的存储器单元可包括字线WL、至少一条共源极线CSL、串选择线SSL、至少一条地选择线GSL等，并且可通过位线BL电连接到页缓冲器4和列解码器5。
在一个实施例中，在存储器单元之中，沿同一行布置的存储器单元可连接到同一字线WL，沿同一列布置的存储器单元可连接到同一位线BL。
行解码器3可共同连接到存储器块BLK，并且可将驱动信号提供到根据块选择信号选择的存储器块BLK的字线WL。例如，行解码器3可从外部源接收地址信息ADDR并且对接收的地址信息ADDR进行解码以确定将供应到与存储器块BLK电连接的字线WL、共源极线CSL、串选择线SSL和地选择线GSL中的至少一部分的电压。
页缓冲器4可通过位线BL电连接到存储器阵列区MA。页缓冲器4可连接到根据从列解码器5解码的地址而选择的位线BL。页缓冲器4可根据操作模式来临时地存储将存储在存储器单元中的数据，或者读出存储在存储器单元中的数据。例如，页缓冲器4可在编程操作模式中操作为写入驱动器电路，并且在读取操作模式中操作为读出放大器电路。页缓冲器4可从控制逻辑接收电力(例如，电压或电流)，并且可将其提供至选择的位线BL。
列解码器5可提供页缓冲器4与外部装置(例如，存储器控制器)之间的数据传输路径。列解码器5可对外部输入的地址进行解码以选择位线BL中的一条。
列解码器5可共同连接到存储器块BLK，并且可根据块选择信号将数据信息提供到选择的存储器块BLK的位线BL。
控制电路6可控制半导体装置1的全部操作。控制电路6可接收控制信号和外部电压，并且可根据接收的控制信号来操作。控制电路6可包括使用外部电压来产生内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压发生器。控制电路6可响应于控制信号来控制读取、写入和/或擦除操作。
将参照图1B来描述布置在图1A中描述的半导体装置1的存储器阵列区(例如，图1A中的存储器阵列区MA)中的电路的示例性实施例。图1B是概念性地示出根据实施例的半导体装置的存储器阵列区(例如，图1A中的存储器阵列区MA)的电路图。
参照图1A和图1B，根据示例性实施例的半导体装置可包括共源极线CSL、位线BL以及布置在共源极线CSL与位线BL之间的多个单元串CSTR。共源极线CSL、位线BL和多个单元串CSTR可布置在存储器阵列区MA中。
多个单元串CSTR可并联连接到位线BL中的每条。多个单元串CSTR可共同连接到共源极线CSL。多个单元串CSTR中的每个可包括可串联连接的下选择晶体管GST、存储器单元MCT和上选择晶体管SST。
存储器单元MCT可串联连接在下选择晶体管GST与上选择晶体管SST之间。存储器单元MCT中的每个可包括可存储信息的数据存储区。
上选择晶体管SST可电连接到位线BL，下选择晶体管GST可电连接到共源极线CSL。
上选择晶体管SST可布置成多个，并且可通过串选择线SSL来控制。存储器单元MCT可通过多条字线WL来控制。
下选择晶体管GST可通过地选择线GSL来控制。共源极线CSL可共同连接到下选择晶体管GST的源极。
在示例性实施例中，上选择晶体管SST可以是串选择晶体管，下选择晶体管GST可以是地选择晶体管。
接下来，将参照图2A、图2B以及图3A至图3D来描述根据实施例的三维半导体装置的示例性实施例。在图2A至图3D中，图2A是示出根据实施例的三维半导体装置的概念性平面图，图2B是概念性地示出图2A中的组件的一部分(例如，第一竖直支撑结构155和第一内部外围接触结构183a)的平面图，图3A是示出沿图2A中的线I-I'截取的区域的概念性剖视图，图3B是示出沿图2A中的线II-II'截取的区域的概念性剖视图，图3C是示出沿图2A中的线III-III'和线IV-IV'截取的区域的概念性剖视图，图3D是示出沿图2A中的线V-V'截取的区域的剖视图。
参照图2A至图3D，外围电路结构80可设置在下基底50上。下基底50可以是可由诸如硅等的半导体材料形成的半导体基底。例如，下基底50可以是单晶硅基底。外围电路结构80可包括图1A中描述的行解码器3、页缓冲器4和列解码器5中的至少一种。
外围电路结构80可包括外围晶体管PTR、可电连接到外围晶体管PTR的外围布线结构66以及覆盖外围晶体管PTR和外围布线结构66的下绝缘层70。
外围晶体管PTR可包括形成在可通过下基底50中的场区55f限定的有源区55a上的外围栅极PG。
外围布线结构66可包括下外围布线62以及位于下外围布线62上的上外围布线64。上外围布线64可电连接到下外围布线62。上外围布线64和下外围布线62可由诸如钨、铜等的金属材料形成。上外围布线64中的每条的厚度t2可大于下外围布线62中的每条的厚度t1。
上基底103可设置在外围电路结构80上。在示例性实施例中，上基底103可由诸如硅等的半导体材料形成。例如，上基底103可由多晶硅基底形成。
可设置穿过上基底103的第一通过区106。第一通过区106可由诸如氧化硅等的绝缘材料形成。
可设置围绕上基底103的侧向部分的中间绝缘层109。中间绝缘层109可由与第一通过区106相同的材料形成。第一通过区106和中间绝缘层109中的每个可具有与上基底103的厚度相同的厚度。例如，第一通过区106和中间绝缘层109的上表面可彼此共面并且与上基底103的上表面103s共面，第一通过区106和中间绝缘层109的下表面可彼此共面并且与上基底103的下表面共面。
堆叠结构173可设置在上基底103上。堆叠结构173可包括栅极水平图案170L、170M1、170M2和170U。
栅极水平图案170L、170M1、170M2和170U可在竖直方向Z上堆叠在第一区A1中同时彼此分隔开，并且可包括在第一水平方向X上从第一区A1延伸到第二区A2并且以阶梯方式布置的垫区P。垫区P不限于附图中示出的阶梯形状，并且可修改成各种形状。竖直方向Z可垂直于上基底103的上表面103s，第一水平方向X可平行于上基底103的上表面103s。竖直方向Z可与第一水平方向X和第二水平方向Y两者都正交。
在实施例中，第一区A1可以是图1A和图1B中描述的存储器阵列区(例如，图1A和图1B中的存储器阵列区MA)，或者可以是可布置有存储器阵列区(例如，图1A和图1B中的存储器阵列区MA)的区域。因此，第一区A1也可被称为“存储器阵列区MA”。
在实施例中，第二区A2可位于第一区A1的任一侧表面或者两个侧表面上。第二区A2可以是栅极水平图案170L、170M1、170M2和170U从第一区A1延伸以形成垫区P的区域。因此，第二区A2可被称为“延伸区”。
在实施例中，上基底103上的栅极水平图案170L、170M1、170M2和170U未形成在堆叠结构173中的区域将被称为边缘区B，中间绝缘层109上的位于上基底103外侧的区域可被称为外区C。
栅极水平图案170L、170M1、170M2和170U可包括下栅极水平图案170L、下栅极水平图案170L上的上栅极水平图案170U以及下栅极水平图案170L与上栅极水平图案170U之间的中间栅极水平图案170M1和170M2。
栅极水平图案170L、170M1、170M2和170U可布置在第一区A1中并且可从第一区A1延伸到第二区A2中。与第一区A1隔开并且位于第二区A2中的浮置水平图案170f可设置在栅极水平图案170L、170M1、170M2和170U之中的栅极水平图案中的一部分上。
垫区P可限定为水平图案的区域，其中，所述区域不与栅极水平图案170L、170M1、170M2和170U以及浮置水平图案170f中的位于相对上部处的水平图案重叠。位于最高竖直水平上的垫区可限定为位于第二区A2中的上栅极水平图案170U的区域。
在示例性实施例中，如图3A和图3B中所示，当从第一水平方向X观看时，布置有图中示出的垫区P的阶梯式形状可以是如下形状：在进一步远离第一区A1的同时，顺序地布置以第一降降低的第一阶梯、面对第一阶梯并且以第一降升高的第二阶梯、以大于第一降的第二降从第二阶梯降低的第三阶梯以及以第一降降低的第四阶梯。如图3D中所示，当在第二水平方向Y上观看时，可包括在分离结构184中的任何一个的宽度方向上以第一降降低的阶梯。第二水平方向Y可平行于上基底103的上表面103s，并且可垂直于第一水平方向X。除图3A、图3B和图3D中示出的阶梯式形状以外，垫区P还可以以各种阶梯式形状来修改和布置。
中间栅极水平图案170M1和170M2可包括第一中间栅极水平图案170M1以及位于第一中间栅极水平图案170M1上的第二中间栅极水平图案170M2。
在示例性实施例中，栅极水平图案170L、170M1、170M2和170U可以是栅电极。
在示例性实施例中，下栅极水平图案170L可以是图1A和图1B中描述的地选择线GSL。
在说明性的示例中，上栅极水平图案170U可以是图1A和图1B中描述的串选择线SSL。
在示例性实施例中，上栅极水平图案170U可由堆叠在竖直方向Z上的多个(例如，两个)上栅极水平图案组成。
在示例性实施例中，所有的中间栅极水平图案170M1和170M2或中间栅极水平图案170M1和170M2中的一部分可以是图1A和图1B中描述的字线WL。例如，中间栅极水平图案170M1和170M2中的一部分可以是虚设字线或虚设栅极。例如，在中间栅极水平图案170M1和170M2中，最靠近下栅极水平图案170L的中间栅极水平图案和最靠近上栅极水平图案170U的中间栅极水平图案可以是无电信号施加到其的虚设栅极。在一些示例中，虚设栅极可具有出于从单元串的存储器单元读取数据的目的而施加的电压，所述存储器单元形成所述单元串的一部分。然而，虚设栅极可以是对将数据传达至存储器装置的外部源无效的虚设存储器单元的一部分。
堆叠结构173可包括层间绝缘层112。层间绝缘层112可与栅极水平图案170L、170M1、170M2和170U重复交替堆叠。例如，层间绝缘层112可设置在栅极水平图案170L、170M1、170M2和170U中的每个的下部上。层间绝缘层112可由氧化硅形成。
可布置第一上绝缘层120和第二上绝缘层125。第一上绝缘层120和第二上绝缘层125中的每个的上表面可彼此共面。
第一上绝缘层120可设置在第一区A1中，第二上绝缘层125可设置在除了第一区A1之外的区域中，即，设置在第二区A2、边缘区B和外区C中。第一区A1中的堆叠结构173可被第一上绝缘层120覆盖，第二区A2中的堆叠结构173可被第二上绝缘层125覆盖。第一上绝缘层120与第二上绝缘层125之间的边界可以是基本竖直的，并且可位于第一区A1与第二区A2之间的边界附近。
在第二区A2中，可设置穿过堆叠结构173的第二通过区127。第二通过区127可穿过堆叠结构173，并且可在竖直方向Z上延伸以穿过第二上绝缘层125。第二通过区127可包括氧化硅。第二通过区127可与第一通过区106叠置。
多个盖绝缘层可设置在第一上绝缘层120和第二上绝缘层125以及第二通过区127上。多个盖绝缘层可包括第一盖绝缘层148、堆叠在第一盖绝缘层148上的第二盖绝缘层185以及堆叠在第二盖绝缘层185上的第三盖绝缘层187。第一盖绝缘层148、第二盖绝缘层185和第三盖绝缘层187中的每个可包括氧化物基绝缘材料，例如，氧化硅。
在第一区A1中，可设置穿过堆叠结构173的竖直沟道结构146c。竖直沟道结构146c可穿过堆叠结构173，并且可在竖直方向Z上纵长延伸以穿过第一上绝缘层120。竖直沟道结构146c的上表面可与第一上绝缘层120的上表面共面。
在第二区A2中，可设置穿过堆叠结构173的第一竖直支撑结构155。第一竖直支撑结构155可在竖直方向Z上纵长延伸以穿过第二上绝缘层125和第一盖绝缘层148。第一竖直支撑结构155的最上表面可与第一盖绝缘层148的上表面共面。在一些实施例中，第一竖直支撑结构155的底部可延伸到上基底103的凹进区域中，第一竖直支撑结构155的底表面可低于上基底103的上表面103s。侧向竖直结构155e可设置在上基底103上，并且可设置成与堆叠结构173分隔开。由于侧向竖直结构155e可由与第一竖直支撑结构155的材料和结构相同的材料和相同的结构形成，因此下面将主要描述第一竖直支撑结构155，而将省略侧向竖直结构155e的详细描述。
第一内部外围接触结构183a可设置在上外围布线64的第一内部外围垫部64a上。第一内部外围接触结构183a可接触上外围布线64的第一内部外围垫部64a，并且可在竖直方向Z上纵长延伸以顺序地穿过下绝缘层70的至少一部分、第一通过区106、第二通过区127和第一盖绝缘层148。第一内部外围接触结构183a的上表面可与第一盖绝缘层148的上表面共面。除非上下文另外指示，否则如在这里使用的术语“接触”表示连接接触(即，触及)。
外部外围接触结构183b可设置在上外围布线64的外部垫部64b上。外部外围接触结构183b可接触上外围布线64的外部垫部64b，并且可在竖直方向Z上纵长延伸以顺序地穿过下绝缘层70的至少一部分、中间绝缘层109、第二上绝缘层125和第一盖绝缘层148。外部外围接触结构183b的上表面可与第一盖绝缘层148的上表面共面。
第一内部外围接触结构183a和外部外围接触结构183b可具有彼此相同的剖面结构和彼此相同的平面形状。例如，第一内部外围接触结构183a和外部外围接触结构183b中的每个可包括导电柱180以及围绕导电柱180的侧表面的接触间隔件157。导电柱180可由诸如氮化钛(TiN)等的金属氮化物和/或诸如钨(W)的金属形成。
彼此分隔开的第一竖直支撑结构155可设置在上基底103上。第一竖直支撑结构155可在第二区A2中穿过堆叠结构173。
在示例性实施例中，当在平面图中观看时，第一竖直支撑结构155中的每个可成形为具有比宽度大的长度。例如，当在如图2B中的平面图中观看时，第一竖直支撑结构155中的每个可具有具备短轴d1的拉长形状。第一内部外围接触结构183a的接触间隔件157可具有具备恒定厚度d2的围绕导电柱180的环形。接触间隔件157可在所有点处(例如，在周界周围并且沿第一内部外围接触结构183a的竖直高度)具有恒定厚度d2。
接触间隔件157和第一竖直支撑结构155可包括同时形成的绝缘材料。接触间隔件157和第一竖直支撑结构155可包括通过执行相同的半导体工艺(例如，原子层沉积(ALD)工艺)同时形成的绝缘材料。例如，接触间隔件157和第一竖直支撑结构155可由通过原子层沉积(ALD)工艺同时形成的氧化硅形成。
接触间隔件157和第一竖直支撑结构155可包括同时形成的绝缘材料。因此，接触间隔件157和第一竖直支撑结构155可包括具有相同的材料的组分和性质的绝缘材料(例如，氧化硅)。在这种情况下，材料的性质可包括构成接触间隔件157和第一竖直支撑结构155的材料的密度或硬度。
第一竖直支撑结构155、第一内部外围接触结构183a和外部外围接触结构183b可具有彼此共面的上表面。因此，第一竖直支撑结构155、第一内部外围接触结构183a和外部外围接触结构183b的上表面距上基底103的上表面103s的竖直高度可彼此相等。
在示例性实施例中，竖直沟道结构146c的上表面可布置在与第一竖直支撑结构155的上表面不同的水平上。例如，竖直沟道结构146c的上表面可布置在比第一竖直支撑结构155的上表面低的水平上。例如，竖直沟道结构146c的上表面与上基底103的上表面103s之间的竖直距离可比第一竖直支撑结构155的上表面与上基底103的上表面103s之间的竖直距离短。
在第一区A1中，可设置穿过堆叠结构173的第二竖直支撑结构146s。第二竖直支撑结构146s的上表面可布置在与第一竖直支撑结构155的上表面不同的水平上。第二竖直支撑结构146s的上表面可布置在比第一竖直支撑结构155的上表面低的水平上。第二竖直支撑结构146s的上表面可与第一上绝缘层120的上表面共面。
当在平面图中观看时，第二竖直支撑结构146s中的每个和竖直沟道结构146c中的每个可具有彼此相同的宽度。例如，当在平面图中观看时，第二竖直支撑结构146s的直径可与竖直沟道结构146c的直径相同。
当在平面图中观看时，第一竖直支撑结构155中的每个的平面形状可与第二竖直支撑结构146s中的每个的平面形状不同。例如，当在平面图中观看时，第一竖直支撑结构155中的每个的平面形状可以是拉长的形状或者具有大于宽度的长度的形状，第二竖直支撑结构146s中的每个可以是圆形的。
第二竖直支撑结构146s可由与竖直沟道结构146c相同的尺寸、相同的剖面结构和相同的材料层形成。因此，由于第二竖直支撑结构146s的剖面结构和材料层可通过竖直沟道结构146c的描述来理解，因此将省略其详细描述。
分离结构184可设置在上基底103上。在示例性实施例中，分离结构184可穿过堆叠结构173。分离结构184可在第一区A1中穿过堆叠结构173，并且可在竖直方向Z上延伸以穿过第一上绝缘层120和第一盖绝缘层148。分离结构184中的一部分可横穿第一区A1和第二区A2，剩余的分离结构184可位于第二区A2中。分离结构184可穿过堆叠结构173，并且可在第一水平方向X上纵长延伸以使堆叠结构173在第二水平方向Y上分离或隔开。分离结构184的上表面可与第一盖绝缘层148的上表面共面。
在横穿第一区A1和第二区A2的分离结构184之间，堆叠结构173可不在第二区A2中被第二通过区127断开，并且可通过第二通过区127周围的连接区173i连续地连接。例如，具有第二区A2中的垫区的栅极水平图案(例如，第一中间栅极水平图案170M1和第二中间栅极水平图案170M2以及下栅极水平图案170L)可通过第二通过区127的外围部分(即，通过连接区173i)而从垫区P连续地延伸到第一区A1。
分离结构184中的每个可包括分离芯图案181以及位于分离芯图案181的侧表面上的分离间隔件175。分离芯图案181可由导电材料形成。在示例性实施例中，分离芯图案181可以是共源极线。分离间隔件175可由绝缘材料形成。例如，分离间隔件175可由氧化硅形成。
堆叠结构173还可包括可覆盖栅极水平图案170L、170M1、170M2和170U的上表面和下表面并且在侧向方向上部分地延伸的附加介电层168。例如，附加介电层168可置于栅极水平图案170L、170M1、170M2和170U与竖直沟道结构146c之间、栅极水平图案170L、170M1、170M2和170U与第二竖直支撑结构146s之间、栅极水平图案170L、170M1、170M2和170U与绝缘图案133之间、栅极水平图案170L、170M1、170M2和170U与第二通过区127之间、栅极水平图案170L、170M1、170M2和170U与第二上绝缘层125之间以及栅极水平图案170L、170M1、170M2和170U与第一竖直支撑结构155之间。附加介电层168可由诸如氧化铝等的高k电介质形成。
位线接触插塞191可设置在竖直沟道结构146c上，栅极接触插塞189可设置在栅极水平图案170L、170M1、170M2和170U的垫区P上，第一外围接触插塞192a可设置在第一内部外围接触结构183a上，第二外围接触插塞192b可设置在外部外围接触结构183b上。
位线193b、串选择栅极连接布线193s、字线连接布线193w、地选择栅极连接布线193g、第一内部外围连接布线194a和外部外围连接布线194b可布置在第三盖绝缘层187上。
位线193b可通过位线接触插塞191电连接到竖直沟道结构146c。串选择栅极连接布线193s可通过上栅极水平图案170U的垫区P上的栅极接触插塞189电连接到上栅极水平图案170U。字线连接布线193w可通过可以是字线的第一中间栅极水平图案170M1和第二中间栅极水平图案170M2上的栅极接触插塞189电连接到第一中间栅极水平图案170M1和第二中间栅极水平图案170M2。地选择栅极连接布线193g可通过下栅极水平图案170L的垫区上的栅极接触插塞189电连接到下栅极水平图案170L。
第一内部外围连接布线194a可连接到串选择线连接布线193s和字线连接布线193w中的至少一部分。外部外围连接布线194b可连接到地选择线连接布线193g和字线连接布线193w中的至少一部分。因此，字线连接布线193w可通过第一内部外围连接布线194a和外部外围连接布线194b连接到外围电路结构80中的外围电路。
在示例性实施例中，位于中间栅极水平图案上的栅极接触插塞189可被称为虚设栅极接触插塞189d，其中，所述中间栅极水平图案可以是中间栅极水平图案170M1和170M2中的虚设字线或虚设栅极。这样的虚设栅极接触插塞189d可与字线连接布线193w分隔开。例如，虚设栅极接触插塞189d可不接触字线连接布线193w或者不电连接到字线连接布线193w。
在实施例中，竖直沟道结构146c可在第一区A1中设置在分离结构184之间，第一竖直支撑结构155可在第二区A2中设置在分离结构184之间。
接下来，将参照图4A来描述竖直沟道结构146c的示例性实施例。图4A是图3C中的部分“A”的局部放大图。
参照图4A连同图2A至图3D，竖直沟道结构146c可包括沟道半导体层140和设置在沟道半导体层140与堆叠结构173之间的栅极介电结构138。
在示例性实施例中，竖直沟道结构146c还可包括半导体图案136、设置在半导体图案136上的竖直芯图案142以及设置在竖直芯图案142上的垫图案144。
沟道半导体层140可设置成接触半导体图案136并且围绕竖直芯图案142的外表面。栅极介电结构138可设置成围绕沟道半导体层140的外表面。半导体图案136可以是可通过SEG工艺形成的外延材料层。竖直芯图案142可由例如氧化硅等的绝缘材料形成。垫图案144可由具有N型导电性的多晶硅形成，并且可以是漏区。垫图案144可设置在比上栅极水平图案170U高的水平上。例如，垫图案144的下表面可处于比上栅极水平图案170U的上表面高的竖直水平处。竖直沟道结构146c的垫图案144可电连接到上述的位线接触插塞191。例如，垫图案144的上表面可接触位线接触插塞191的下表面。
在示例性实施例中，沟道半导体层140可穿过栅极水平图案170L、170M1、170M2和170U。例如，栅极介电结构138、沟道半导体层140和竖直芯图案142可穿过栅极水平图案170L、170M1、170M2和170U。当竖直沟道结构146c还包括半导体图案136时，半导体图案136可穿过下栅极水平图案170L，沟道半导体层140可穿过中间栅极水平图案170M1和170M2以及上栅极水平图案170U。例如，栅极介电结构138、沟道半导体层140和竖直芯图案142可仅穿过中间栅极水平图案170M1和170M2以及上栅极水平图案170U。沟道半导体层140可由多晶硅层形成。
在示例性实施例中，半导体图案136可被称为沟道半导体层。例如，半导体图案136也可被称为位于相对下部处的下沟道半导体层，沟道半导体层140也可被称为位于相对上部处的上沟道半导体层。
栅极介电结构138可包括隧道介电层138a、数据存储层138b和阻挡介电层138c。数据存储层138b可设置在隧道介电层138a与阻挡介电层138c之间。阻挡介电层138c可设置在数据存储层138b与堆叠结构173之间。隧道介电层138a可设置在数据存储层138b与沟道半导体层140之间。隧道介电层138a可包括氧化硅和/或掺杂杂质的氧化硅。阻挡介电层138c可包括氧化硅和/或高k电介质。数据存储层138b可由例如氮化硅的能够存储数据的材料形成。
数据存储层138b可包括第一中间栅极水平图案170M1之间的和第二中间栅极水平图案170M2之间的能够存储数据的区域，所述区域可以是沟道半导体层140与字线(例如，图1A和图1B中的字线WL)之间的区域。例如，根据诸如闪存装置的非易失性存储器装置的操作条件，注入到数据存储层138b中的电子可从沟道半导体层140穿过隧道介电层138a而被捕获并且可被保留，或者可擦除数据存储层138b中的捕获的电子。
因此，如上所述，数据存储层138b的设置在第一中间栅极水平图案170M1之间的和第二中间栅极水平图案170M2之间的区域以及沟道半导体层140可限定为数据存储区，其中，第一中间栅极水平图案170M1和第二中间栅极水平图案170M2可以是字线(例如，图1A和图1B中的字线WL)，这样的数据存储区可构成图1B中描述的存储器单元(例如，图1B中的存储器单元MCT)。
在实施例中，竖直沟道结构146c还可包括与构成第一竖直支撑结构183a的材料层不同的材料层。例如，如上所述，第一竖直支撑结构183a可由氧化硅层形成，竖直沟道结构146c还可包括数据存储层138b、沟道半导体层140、垫图案144或半导体图案136。
竖直沟道结构146c可包括下竖直区146L、设置在下竖直区146L上的上竖直区146U以及设置在下竖直区146L与上竖直区146U之间的宽度变化区146V。
下竖直区146L和上竖直区146U中的每个的宽度可在竖直方向Z上远离上基底103的上表面103s增大。因此，下竖直区146L的上区可具有大于上竖直区146U的下区的宽度以及小于上竖直区146U的上区的宽度，下竖直区146L的上区可具有大于下竖直区146L的下区的宽度。在一些实施例中，上竖直区146U和下竖直区146L的上区的宽度可以是相同的，上竖直区146U和下竖直区146L的下区的宽度可以是相同的。宽度变化区146V可以是从下竖直区146L的上区中的相对大的宽度改变成上竖直区146U的下区中的相对小的宽度的区域。
接下来，将参照图4B来描述垫区P的示例性实施例。图4B是概念性地示出上述的栅极水平图案170L、170M1、170M2和170U的任何一个垫区P的剖视图。
参照图4B连同图2A至图3D，栅极水平图案170L、170M1、170M2和170U中的至少一部分或所有的栅极水平图案170L、170M1、170M2和170U可具有具备增大的厚度的垫区P。例如，栅极水平图案170L、170M1、170M2和170U中的至少一部分或所有的栅极水平图案170L、170M1、170M2和170U的厚度可在垫区P中增大至预定的厚度。附加介电层168可维持覆盖栅极水平图案170L、170M1、170M2和170U的上表面和下表面的恒定厚度。垫区P的增大的厚度可防止垫区P被栅极接触插塞189穿透，由此防止缺陷的出现。
再次参照图2A至图3D，接触间隔件157和第一竖直支撑结构155可由同时形成的绝缘材料形成。例如，第一竖直支撑结构155和接触间隔件157可由具有相同的材料的组分和性质的例如氧化硅的绝缘材料形成。
第一竖直支撑结构155中的每个可由与构成接触间隔件157的材料相同的材料形成，但是技术构思不限于此。例如，在第一竖直支撑结构155中的每个中，将关于图4C来描述第一竖直支撑结构155的示例性实施例，在该示例性实施例中，第一竖直支撑结构155的一部分由与接触间隔件157的材料相同的材料形成而其它部分由与接触间隔件157的材料不同的材料形成。图4C是概念性地示出示例性实施例的第一竖直支撑结构155'同时概念性地示出如上所述的上基底103、第一通过区106、第一内部外围垫部64a和第一内部外围接触结构183a的剖视图。
参照图4C连同图2A至图3D，示例性实施例的第一竖直支撑结构155'可包括第一部分154a和第二部分154b。在第一竖直支撑结构155'中，第二部分154b可在从第一部分154a的上表面的中间部分到上基底103的竖直方向上(即，在向下方向上)纵长地延伸，第二部分154b的竖直长度可比第一部分154a的竖直长度短。在第一竖直支撑结构155'中，第一部分154a和第二部分154b可具有彼此共面的上表面。在一些实施例中，第一部分154a和第二部分154b的上表面可与第一盖绝缘层148的上表面共面。
如上所述，第一内部外围接触结构183a可包括导电柱180以及围绕导电柱180的侧表面的接触间隔件157。第一竖直支撑结构155'的上表面155s与上基底103的上表面103s之间的高度水平差H可与第一内部外围接触结构183a与上基底103的上表面103s之间的高度差H相同。
在示例性实施例中，在第一竖直支撑结构155'中，第一部分154a可由与第二部分154b不相同的材料形成。第一部分154a可由与接触间隔件157相同的材料形成，第二部分154b可由与接触间隔件157不同的材料形成。例如，第一部分154a可由与接触间隔件157相同的材料形成，例如，由氧化硅形成，第二部分154b可由与接触间隔件157不同的材料形成，例如，由未掺杂的多晶硅、掺杂的多晶硅、金属氮化物(例如，TiN等)或金属(例如，W等)形成。
再次参照图2A至图3D，分离结构184的上表面可形成为与第一竖直支撑结构155、第一内部外围接触结构183a和外部外围接触结构183b的上表面共面。例如，分离结构184的上表面与上基底103的上表面103s之间的距离、第一竖直支撑结构155的上表面与基底103的上表面103s之间的距离以及第一内部外围接触结构183a的上表面与上基底103的上表面103s之间的距离可彼此基本相等。技术构思不限于此。将参照图5来描述分离结构184的修改实施例。
参照图5，分离结构284可以以与参照图2A至图3D描述的分离结构184相同的方式穿过堆叠结构173和第一上绝缘层120，并且可在竖直方向Z上纵长地延伸以穿过第一盖绝缘层148和第二盖绝缘层185。分离结构284的上表面可设置在比第一竖直支撑结构155、第一内部外围接触结构183a以及外部外围接触结构183b的上表面高的水平上。分离结构284的上表面可与第二盖绝缘层185的上表面共面。
在下文中，将描述上述的半导体装置的各种示例性实施例或各种修改的实施例。即使未单独提及，下面将描述的根据各种示例性实施例或各种修改的实施例的半导体装置也可理解为包括上述的组件。因此，当解释下面将描述的示例性实施例或修改的实施例时，可在没有进一步提及或描述的情况下直接引用前述实施例中描述的元件，可省略前述实施例中重复或已经提及的内容，并且可主要对修改的部分进行描述。
再次参照图2A至图3D，上述的第二通过区127可形成为氧化硅柱，并且可与第二上绝缘层125共面。技术构思不限于此。将参照图6和图7描述上述的第二通过区127的修改的实施例。
在修改的实施例中，参照图6和图7，修改的实施例的第二通过区320可被第一坝结构310围绕。当在平面图中观看时，第一坝结构310可以以围绕第二通过区320的环的形式存在。因此，第二通过区320可通过第一坝结构310来限定。
第一坝结构310可顺序地穿过上述的第一盖绝缘层148和上述的第二上绝缘层125，并且可在向下方向上纵长地延伸以穿过堆叠结构173。因此，第二通过区320可包括第一层112'和第二层114'，第一层112'和第二层114'穿过堆叠结构173并且被第一坝结构310围绕。第二通过区320也可包括第二上绝缘层125的一部分125'以及第一盖绝缘层148的一部分148'，第二上绝缘层125的所述一部分125'以及第一盖绝缘层148的所述一部分148'被第一坝结构310围绕。
在第二通过区320中，可交替且重复地堆叠第一层112'和第二层114'。第一层112'可设置在与上述的层间绝缘层112相同的水平上，可由与层间绝缘层112相同的材料形成并且可具有与层间绝缘层112相同的厚度。第二层114'可由具有对第一层112'的蚀刻选择性的材料形成。第二层114'可由与栅极水平图案170L、170M1、170M2和170U不同的材料形成。例如，第二层114'可由氮化硅形成。
第一内部外围接触结构183a可顺序地穿过第二通过区320和第一通过区106，并且可在向下方向上延伸以接触上外围布线64的第一内部外围垫部64a。
第一坝结构310可形成为具有与上述的第一竖直支撑结构155相同的高度。例如，第一坝结构310可具有与第一竖直支撑结构155的上表面共面的上表面。因此，第一坝结构310、第一竖直支撑结构155、第一内部外围接触结构183a和外部外围接触结构183b可具有形成彼此共面表面的上表面。第一坝结构310可形成在第一通过区106与上基底103之间的边界上方。
在示例性实施例中，第一坝结构310可包括与第一竖直支撑结构155相同的材料。例如，第一坝结构310可通过与第一竖直支撑结构155同时形成而由具有与第一竖直支撑结构155相同的组分和性质的材料形成。
在示例性实施例中，第一坝结构310的剖面结构可与第一竖直支撑结构155的剖面结构基本相同。例如，第一坝结构310可包括与在图4C中示出的示例性实施例的第一竖直支撑结构(例如，在图4C中的第一竖直支撑结构155')相同的第一部分(例如，在图4C中的第一部分154a)和第二部分(例如，在图4C中的第二部分154b)。
在参照图2A至图7描述的实施例中，第一通过区106以及第二通过区127和320可布置在第二区A2中。根据实施例的半导体装置可包括可设置在第一区A1中的通过区。如上所述，将参照图8至图13来描述可设置在第一区A1中的通过区。
首先，参照图8至图9B，将描述可设置在第一区A1中的通过区。在图8至图9B中，图8是示意性地示出包括可设置在第一区A1中的通过区的半导体装置，图9A是示出沿图8的线VI-VI'截取的区域的剖视图，图9B是示出沿图8的线VII-VII'和线VIII-VIII'截取的区域的概念性剖视图。
参照图8至图9B，如参照图2A至图3D所描述的，第一通过区106和第二通过区127设置在第二区A2中。
穿过上基底103的第三通过区406以及设置在第三通过区406上的第四通过区427可布置在第一区A1中。第三通过区406可由与第一通过区106相同的材料(例如，氧化硅)形成。第四通过区427可穿过堆叠结构173并且可穿过第一上绝缘层120，如上所述，堆叠结构173和第一上绝缘层120位于第一区A1中。第四通过区427可设置在分离结构184之间。第四通过区427可具有与第二通过区127的上表面共面的上表面。第四通过区427可由与第二通过区127相同的材料(例如，氧化硅)形成。例如，当第二通过区127由氧化硅柱形成时，第四通过区427也可由与第二通过区127相同的氧化硅柱形成。
上外围布线64可包括与第三通过区406和第四通过区427叠置的第二内部外围垫部64c。第二内部外围接触结构483可设置成顺序地穿过第一盖绝缘层148、第四通过区427和第三通过区406，并且设置成在向下方向上纵长地延伸以接触第二内部外围垫部64c。第二内部外围接触结构483可具有与上面参照图2A至图3D描述的第一内部外围接触结构183a相同的材料和相同的剖面结构。因此，第一内部外围接触结构183a和第二内部外围接触结构483中的每个可包括上述的导电柱180以及围绕导电柱180的接触间隔件157。
第二内部外围接触结构483可电连接到位线193b。例如，穿过第二盖绝缘层185和第三盖绝缘层187的位线连接插塞192c可接触第二内部外围接触结构483和位线193b以使第二内部外围接触结构483和位线193b电连接。
分离结构184的上表面的高度水平可等于第一内部外围接触结构183a和第二内部外围接触结构483以及第一竖直支撑结构155的上表面的高度水平。技术构思不限于此，并且可如图10中所示地修改。图10是示出沿图8的线VII-VII'和线VIII-VIII'截取的区域以示出可修改的分离结构284的概念性剖视图。
在修改的实施例中，参照图10，分离结构284可以以与参照图2A至图3D描述的分离结构184相同的方式穿过堆叠结构173和第一上绝缘层120，并且可在竖直方向Z上纵长地延伸以穿过第二盖绝缘层185。分离结构284的上表面可与第二盖绝缘层185的上表面共面。例如，分离结构284的上表面可设置在比第一竖直支撑结构155、第一内部外围接触结构183a和第二内部外围接触结构483以及外部外围接触结构183b的上表面高的水平上。
接下来，参照图11至图12B，将描述可设置在第一区A1中的通过区的修改的实施例。在图11至图12B中，图11是概念性地示出包括可设置在第一区A1中的通过区的半导体装置的平面图，图12A是示出沿图11中的线VI-VI'截取的区域的概念性剖视图，图12B是示出沿图11中的线VII-VII'和线VIII-VIII'截取的区域的概念性剖视图。
参照图11至图12B，如参照图6和图7所描述的，第一通过区106、第二通过区320和第一坝结构310可设置在第二区A2中。
穿过上基底103的第三通过区406以及设置在第三通过区406上的第四通过区520可布置在第一区A1中。可设置限定第四通过区420的第二坝结构510。
第二坝结构510可具有与第一坝结构310相同的材料和相同的剖面结构。第二坝结构510可具有位于与第一坝结构310的上表面相同的高度水平上的上表面。第二坝结构510可在第一区A1中穿过堆叠结构173、第一上绝缘层120和第一盖绝缘层148。
第四通过区520可包括第一层112'和第二层114'，第一层112'和第二层114'穿过堆叠结构173并且被第二坝结构510围绕。第一层112'和第二层114'可与第二通过区320的第一层112'和第二层114'相同。因此，在第四通过区520中，可交替且重复地堆叠第一层112'和第二层114'，第一层112'可由与堆叠结构173的层间绝缘层112相同的材料和相同的厚度形成。第二层114'可由具有对第一层112'的材料的蚀刻选择性的材料形成。第二层114'可由与栅极水平图案170L、170M1、170M2和170U不同的材料形成。例如，第二层114'可由氮化硅形成。第四通过区420也可包括第一上绝缘层120的一部分120'和第一盖绝缘层148的一部分148'，第一上绝缘层120的所述一部分120'和第一盖绝缘层148的所述一部分148'被第二坝结构510围绕。
如上所述，第一内部外围接触结构183a可设置成顺序地穿过第二通过区320和第一通过区106，并且设置成在向下方向上延伸以接触上布线64的第一内部外围垫部64a。同样地，第二内部外围接触结构483可设置成顺序地穿过第四通过区520和第三通过区406，并且设置成在向下方向上延伸以接触上布线64的第二内部外围垫部64c。由于第二内部外围接触结构483可与图11和图12A中相同，因此将省略其详细描述。
可设置与图8和图9中描述的分离结构184相同的分离结构184。这样的分离结构184可具有位于与第二内部外围接触结构483的上表面相同的水平上的上表面。技术构思不限于此。
在修改的实施例中，参照图13，分离结构284可穿过堆叠结构173，并且可在向上方向上延伸以穿过第一盖绝缘层148和第二盖绝缘层185。因此，分离结构284的上表面可设置在比第一竖直支撑结构155、第一内部外围接触结构183a和第二内部外围接触结构483以及外部外围接触结构183b的上表面高的水平上。图13是示出沿图11的线VII-VII'和线VIII-VIII'截取的区域以解释分离结构的修改的实施例的概念性剖视图。
接下来，将参照图2A以及图14A至图23B来描述根据实施例的形成半导体装置的方法的示例性实施例。在图14A至图23B中，图14A、图15、图16A、图17A、图18、图19、图20A、图21A、图22A和图23A是示出沿图2A中的线I-I'截取的区域的剖视图，而图14B、图16B、图17B、图20B、图21B、图22B和图23B是示出沿图2A中的线III-III'和线IV-IV'截取的区域的剖视图。
参照图2A、图14A和图14B，可在下基底50上形成外围电路结构80。下基底50可以是单晶硅基底。外围电路结构80可包括图1A中描述的行解码器3、页缓冲器4和列解码器5中的至少一种。外围电路结构80可包括外围晶体管PTR、可电连接到外围晶体管PTR的外围布线结构66以及覆盖外围晶体管PTR和外围布线结构66的下绝缘层70。
可在外围电路结构80上形成上基底103。上基底103可由多晶硅基底形成。
可使上基底103图案化以形成开口，可用氧化硅填充开口。例如，可由上基底103中的氧化硅填充的开口形成穿过上基底103的第一通过区106和围绕上基底103的外表面的中间绝缘层109。
可将层间绝缘层112和模制层114形成为交替且重复地堆叠在上基底103、第一通过区106和中间绝缘层109上。模制层114可被称为“栅极层”。模制层114可由具有对于层间绝缘层112的材料的蚀刻选择性的材料形成。例如，层间绝缘层112可由氧化硅形成，并且模制层114可由氮化硅形成。可形成穿过层间绝缘层112和模制层114的牺牲竖直结构118。
随后，参照图2A和图15，可交替且重复地形成附加的层间绝缘层112和模制层114。因此，可形成由层间绝缘层112和模制层114组成的模制结构122。可在模制结构122上形成第一上绝缘层120。可使第一上绝缘层120和模制结构122图案化。结果，可使模制结构122的模制层114图案化以形成以阶梯形状布置的垫区114p。可通过重复地实施光刻和蚀刻工艺来形成这样的垫区114p。垫区114pa(垫区114p的一部分)可被形成为具有比垫区114p的其它部分大的平面面积，并且可与第一通过区106叠置。可将模制层114的一部分形成为浮置模制层114a。
接下来，可在上基底103、第一通过区106和中间绝缘层109上形成覆盖第一上绝缘层120和模制结构122的绝缘材料，可执行平坦化操作直到暴露第一上绝缘层120。结果，第二上绝缘层125可被形成为与第一上绝缘层120共面，并且可被形成为覆盖模制结构122的垫区114p和114pa以及中间绝缘层109。
参照图2A、图16A和图16B，可形成穿过模制结构122的最上模制层114和第一上绝缘层120的绝缘图案133。绝缘图案133可由氧化硅形成。
可将第二通过区127形成为穿过第二上绝缘层125和模制结构122。第二通过区127可与第一通过区106叠置。第二通过区127可由氧化硅形成。在下文中，为了便于描述，第一通过区106和第二通过区127将被称为通过区130。
可蚀刻第一上绝缘层120一部分和模制结构122的一部分以形成暴露牺牲竖直结构118的初始沟道孔。可穿过初始沟道孔来去除牺牲竖直结构118以形成穿过模制结构122的沟道孔，然后可形成填充沟道孔的竖直沟道结构146c和第二竖直支撑结构146s。竖直沟道结构146c和第二竖直支撑结构146s可具有与图4A中描述的竖直沟道结构146c和第二竖直支撑结构146s相同的结构。例如，竖直沟道结构146c和第二竖直支撑结构146s的形成操作可包括下列步骤：在沟道孔的下区中形成半导体图案(例如，图4A中的半导体图案136)，在位于该半导体图案(例如，图4A中的半导体图案136)上的沟道孔的侧壁上形成栅极介电结构138，形成覆盖沟道孔的内壁的沟道半导体层(例如，图4A中的半导体层140)，形成部分地填充沟道孔的竖直芯图案(例如，图4A中的竖直芯图案142)以及形成填充沟道孔的剩余部分的垫图案(例如，图4A中的垫图案144)。栅极介电结构138的形成操作可包括顺序地形成阻挡介电层138c、数据存储层138b和隧道介电层138a。
在示例性实施例中，在形成第二通过区127之后，可形成竖直沟道结构146c和第二竖直支撑结构146s。技术构思不限于此。例如，在形成竖直沟道结构146c和第二竖直支撑结构146s之后，可形成第二通过区127。
参照图2A、图17A和图17B，可形成第一盖绝缘层148。然后，可通过执行图案化工艺来同时形成支撑孔150a、第一内部外围接触孔150b和外部外围接触孔150c。支撑孔150a可顺序地穿过第一盖绝缘层148、第二上绝缘层125和模制结构122以暴露上基底103。第一内部外围接触孔150b可顺序地穿过第一盖绝缘层148和通过区130，并且可延伸到下绝缘层70中以暴露上外围布线64的第一内部外围垫部64a。外部外围接触孔150c可顺序地穿过第一盖绝缘层148、第二上绝缘层125和中间绝缘层109，并且可延伸到下绝缘层70以暴露上外围布线64的外部垫部64b。
参照图2A和图18，可对生成的结构执行沉积工艺。例如，可执行原子层沉积(ALD)工艺以形成填充支撑孔150a、共形地覆盖第一内部外围接触孔150b和外部外围接触孔150c的内壁并且覆盖第一盖绝缘层148的材料层152。
填充支撑孔150a的材料层152可被称为第一竖直支撑结构155。共形地覆盖第一内部外围接触孔150b和外部外围接触孔150c的内壁的材料层152可被称为接触间隔件157。第一竖直支撑结构155和接触间隔件157可由氧化硅形成，第一竖直支撑结构155和接触间隔件157可通过相同的半导体工艺(例如，原子层沉积工艺)形成。因此，由于用例如原子层沉积工艺的半导体工艺同时形成第一竖直支撑结构155和接触间隔件157，因此第一竖直支撑结构155的材料和接触间隔件157的材料可具有彼此相同的组分和性质。
参照图2A和图19，可在接触间隔件157上形成牺牲柱160以填充第一内部外围接触孔150b和外部外围接触孔150c的剩余的部分。牺牲柱160可由多晶硅形成。
参照图2A、图20A和图20B，可在材料层152上形成第二盖绝缘层162并且可执行图案化工艺，以形成暴露上基底103并且暴露模制层(例如，图19中的模制层114)的分离沟槽164。然后，可去除被分离沟槽164暴露的模制层(例如，图19的模制层114)以形成空的空间166。
第一竖直支撑结构155可防止层间绝缘层112被第二区A2中的空的空间166变形或弯曲，第二竖直支撑结构146s连同竖直沟道结构146c可防止层间绝缘层112被第一区A1中的空的空间166变形或弯曲。
因此，由于第一竖直支撑结构155和第二竖直支撑结构146s防止层间绝缘层112被空的空间166变形或弯曲，因此可减少半导体装置的缺陷率并且可改善生产率。
参照图2A、图21A和图21B，可顺序地形成共形地形成在空的空间(例如，图20A和图20B中的空的空间166)中的附加介电层168以及填充空的空间(图20A和图20B中的166)的栅极水平图案170L、170M1、170M2和170U。
可形成共形地覆盖分离沟槽164的内壁并且覆盖第二盖绝缘层162的分离间隔件175。分离间隔件175可由氧化硅形成。
然后可在分离间隔件175上形成牺牲层177以填充分离沟槽164并且覆盖第二盖绝缘层162。牺牲层177可由与第一内部外围接触孔150b和外部外围接触孔150c中的牺牲柱160相同的材料(例如，多晶硅)形成。
参照图2A、图22A和图22B，可执行平坦化工艺(例如，化学机械抛光工艺)直到使分离沟槽164中的牺牲层177的上表面以及第一内部外围接触孔150b和外部外围接触孔150c中的牺牲柱160的上表面同时暴露。例如，可通过平坦化工艺来同时暴露牺牲层177和牺牲柱160直到暴露第一盖绝缘层148。
参照图2A、图23A和图23B，可各向异性地蚀刻分离间隔件175和接触间隔件157以暴露分离沟槽164的下部上的上基底103，并且同时暴露第一内部外围接触孔150b的下部上的第一内部外围垫部64a和外部外围接触孔150c的下部上的外部垫部64b。随后，可执行沉积导电材料以及使导电材料平坦化的操作。结果，导电材料可保留在分离沟槽164中以形成分离芯图案181，导电材料可保留在第一内部外围接触孔150b和外部外围接触孔150c中以形成导电柱180。因此，分离芯图案181和导电柱180可由彼此相同的材料形成。
因此，可在分离沟槽164中形成包括分离芯图案181和分离间隔件175的分离结构184，并且可在第一内部外围接触孔150b和外部外围接触孔150c中形成包括接触间隔件157和导电柱180的第一内部外围接触结构183a和外部外围接触结构183b。
可通过使导电材料平坦化来形成分离结构184、第一内部外围接触结构183a和外部外围接触结构183b。因此，分离结构184、第一内部外围接触结构183a和外部外围接触结构183b的上表面可彼此共面。
在示例性实施例中，可在使导电材料平坦化的同时使第一竖直支撑结构155形成为具有与分离结构184、第一内部外围接触结构183a和外部外围接触结构183b的上表面共面的上表面。
再次参照图2A至图3D，可在产生的结构上顺序地形成第二盖绝缘层185和第三盖绝缘层187。接下来，可在栅极水平图案170L、170M1、170M2和170U的垫区P上形成栅极接触插塞189，并且可在竖直沟道结构146c上形成位线接触插塞191。可在第一内部外围接触结构183a上形成第一外围接触插塞192a，并且可在外部外围接触结构183b上形成第二外围接触插塞192b。然后可在第三盖绝缘层187上形成布线。例如，可在第三盖绝缘层187上形成位线193b、串选择栅极连接布线193s、字线连接布线193w、地选择栅极连接布线193g、第一内部外围连接布线194a和外部外围连接布线194b。因此，可形成如在图2A至图3D中描述的半导体装置。
根据上述的示例性方法的示例，分离结构184可形成为具有与第一内部外围接触结构183a和外部外围接触结构183b的上表面共面的上表面。根据一些实施例，如参照图5和图10所描述的，分离结构(例如，图5和图10中的分离结构284)可设置成具有设置在比第一内部外围接触结构183a和外部外围接触结构183b的上表面高的水平上的上表面。将参照图24至图26B来描述形成这样的分离结构(例如，图5和图10中的分离结构284)的方法的示例性实施例。在图24至图26B中，图24、图25A和图26A是示出沿图2A中的线I-I'截取的区域的剖视图，图25B和图26B是示出沿图2A中的线III-III'和线IV-IV'截取的区域的剖视图。
参照图2A和图24，可通过参照上述的图14A至图18解释的方法来形成材料层(例如，图18中的材料层152)。随后，可各向异性地蚀刻材料层(例如，图18中的材料层152)以暴露第一内部外围接触孔150b的下部上的第一内部外围垫部64a以及外部外围接触孔150c的下部上的外部垫部64b。可各向异性地蚀刻材料层(例如，图18中的材料层152)以形成保留在第一内部外围接触孔150b和外部外围接触孔150c的侧壁上的接触间隔件157。当形成接触间隔件157时，可形成如图18中所描述的相同的第一竖直支撑结构155。
随后，可沉积导电材料，并且可执行平坦化工艺以在第一内部外围接触孔150b和外部外围接触孔150c中形成导电柱180。结果，可形成分别包括第一内部外围接触孔150b和外部外围接触孔150c中的接触间隔件157和导电柱180的第一内部外围接触结构183a和外部外围接触结构183b。可通过平坦化工艺将第一内部外围接触结构183a和外部外围接触结构183b的上表面形成为与第一竖直支撑结构155的上表面共面。
参照图2A、图25A和图25B，然后可形成第二盖绝缘层162，并且可执行图案化工艺以形成暴露上基底103以及暴露模制层(例如，图19中的模制层114)的分离沟槽164。例如，分离沟槽164可穿过模制结构122在向下方向上延伸。可去除被分离沟槽164暴露的模制层114以按照与图20A和图20B中描述的方式相同的方式来形成空的空间166。
参照图2A、图26A和图26B，可顺序地形成附加介电层168以及栅极水平图案170L、170M1、170M2和170U，附加介电层168在空的空间(例如，图25A和图25B中的空的空间166)中共形地形成，并且栅极水平图案170L、170M1、170M2和170U填充空的空间(例如，图25A和图25B中的空的空间166)。然后，可在分离沟槽164的侧壁上形成分离间隔件175以形成填充分离沟槽164并且覆盖第二盖绝缘层162的材料层。可使材料层平坦化直到可暴露第二盖绝缘层162以形成保留的材料层，即，分离沟槽164中的分离芯图案181。因此，可在分离沟槽164中形成包括分离间隔件175和分离芯图案181的分离结构284。因此，可形成具有设置在比第一内部外围接触结构183a和外部外围接触结构183b的上表面高的水平上的上表面的分离结构284。
在上述的图6和图7中解释的实施例中，将参照图27来描述形成坝结构310和第二通过区320的方法的示例性实施例。图27是示出沿图6中的线Ia-Ia'截取的区域的剖视图。
参照图6和图27，可通过图14A至图15中描述的方法来形成图15中描述的第二上绝缘层125。随后，可省略图16A中描述的形成第二通过区127的操作。然后，可形成支撑孔150a、第一内部外围接触孔150b和外部外围接触孔150c，并且可同时形成围绕第一内部外围接触孔150b的凹槽。例如，凹槽的位置可与随后形成在凹槽中的坝310的位置对应。凹槽可以以与支撑孔150a相同的方式顺序地穿过第一盖绝缘层148、第二上绝缘层125和模制结构122。
随后，可形成与图18中描述的材料层152相同的材料层152。材料层152可填充支撑孔150a和凹槽，可共形地覆盖第一内部外围接触孔150b和外部外围接触孔150c的内壁，并且可覆盖第一盖绝缘层148。
填充支撑孔150a的材料层152可被称为第一竖直支撑结构155，填充凹槽的材料层152可被称为坝结构310，共形地覆盖第一内部外围接触孔150b和外部外围接触孔150c的内壁的材料层152可被称为接触间隔件157。
然后，可执行与参照图19至图20B描述的操作相同的操作以形成如图20A和图20B中描述的空的空间(例如，图20A和图20B中的空的空间166)。在这种情况下，当去除如上面在图20A和图20B中所描述的模制层(例如，图19中的模制层114)时，被坝结构310围绕的模制层114可不被去除并且可保留。因此，在图6和图7中描述的实施例中描述的第一层(例如，图7中的第一层112')和第二层(例如，图7中的第二层114')中，可通过由坝结构310围绕层间绝缘层112来形成第一层(例如，图7中的第一层112')，并且可由被坝结构310围绕的保留的模制层形成第二层(例如，图7中的第二层114')。随后，可执行与参照图21A至图23B描述的操作相同的操作以形成图6和图7中描述的半导体装置。
根据实施例，可通过在下基底50与上基底103之间设置外围电路结构80来改善三维半导体装置的集成度。
根据实施例，第一竖直支撑结构155可防止层间绝缘层112被第二区A2中的空的空间(例如，图20A和图20B中的空的空间166)变形或弯曲，第二竖直支撑结构146s连同竖直沟道结构146c可防止层间绝缘层112被第一区A1中的空的空间(例如，图20A和图20B中的空的空间166)变形或弯曲。第一竖直支撑结构155和第二竖直支撑结构146s可防止层间绝缘层112被空的空间(例如，图20A和图20B中的空的空间166)变形或弯曲。
根据实施例，第一竖直支撑结构155可通过与竖直沟道结构146c的操作不同的操作形成，并且可在形成垫区(例如，图16中的垫区114p)之后形成。因此，形成第一竖直支撑结构155的操作可不在形成竖直沟道结构146c和垫区(例如，图16中的垫区114p)时中断。因此，可稳定地形成竖直沟道结构146c和垫区(例如，图16中的垫区114p)。
根据实施例，由于同时形成用于形成第一竖直支撑结构155的支撑孔150a和用于形成第一内部外围接触结构183a的第一内部外围接触孔150b，因此可减少生产成本，并且可改善生产率。
根据实施例，由于第一竖直支撑结构155可与第一内部外围接触结构183a的接触间隔件157在相同的工艺中由相同的材料形成，因此可改善生产率。
根据实施例，由于第一内部外围接触结构183a的导电柱180和分离结构184的分离芯图案181可同时由相同的材料形成，因此可改善生产率。
由于存在上述的竖直沟道结构146c、第一竖直支撑结构155和第二竖直支撑结构146s，因此可稳定地增加栅极(即，栅极水平图案170L、170M1、170M2和170U)。因此，可改善三维半导体装置的集成度。
根据实施例，三维半导体装置可增大在竖直方向上堆叠的栅极的数量以改善集成度同时增大生产率。
虽然上面已经示出并且描述了示例实施例，但是对于本领域技术人员来说将明显的是，在不脱离如所附权利要求所限定的本发明构思的范围的情况下，可作出修改和改变。

Claims (20)

1.一种三维半导体装置，所述三维半导体装置包括：
外围电路结构，设置在下基底上并且包括内部外围垫部；
上基底，设置在所述外围电路结构上；
堆叠结构，设置在所述上基底上并且包括栅极水平图案；
竖直沟道结构，在所述上基底上的第一区中穿过所述堆叠结构；
第一竖直支撑结构，在所述上基底上的第二区中穿过所述堆叠结构；以及
内部外围接触结构，穿过所述堆叠结构和所述上基底，并且电连接到所述内部外围垫部，
其中，所述第一竖直支撑结构的上表面设置在与所述竖直沟道结构的上表面不同的竖直水平上，并且与所述内部外围接触结构的上表面共面。
2.根据权利要求1所述的三维半导体装置，
其中，所述栅极水平图案在所述上基底上的所述第一区中堆叠在与所述上基底的上表面垂直的竖直方向上同时彼此分隔开，在与所述上基底的所述上表面平行的水平方向上从所述第一区纵长地延伸，并且包括以阶梯方式布置在所述上基底上的所述第二区中的垫区，
其中，所述竖直沟道结构在所述第一区中穿过所述栅极水平图案，
其中，所述第一竖直支撑结构在所述第二区中穿过所述栅极水平图案。
3.根据权利要求2所述的三维半导体装置，其中，所述内部外围接触结构设置在所述第二区中。
4.根据权利要求2所述的三维半导体装置，其中，所述内部外围接触结构设置在所述第一区中。
5.根据权利要求1所述的三维半导体装置，
其中，所述内部外围接触结构包括导电柱以及围绕所述导电柱的侧表面的接触间隔件，
其中，所述接触间隔件和所述第一竖直支撑结构包括相同的绝缘材料。
6.根据权利要求1所述的三维半导体装置，其中，所述第一竖直支撑结构的上表面与所述上基底的上表面之间的距离大于所述竖直沟道结构的所述上表面与所述上基底的所述上表面之间的距离。
7.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
第二竖直支撑结构，穿过所述堆叠结构，
其中，所述第二竖直支撑结构的上表面设置在与所述第一竖直支撑结构的所述上表面不同的竖直水平上，
其中，所述第二竖直支撑结构和所述竖直沟道结构具有彼此相同的宽度，
其中，当在平面图中观看时，所述第一竖直支撑结构的平面形状与所述第二竖直支撑结构的平面形状不同。
8.根据权利要求1所述的三维半导体装置，其中，所述第一竖直支撑结构包括第一部分以及从所述第一部分的上表面的中间部分在向下方向上延伸的第二部分，所述第二部分由与所述第一部分不同的材料形成。
9.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
第一通过区，穿过所述上基底；以及
第二通过区，穿过所述堆叠结构，
其中，所述内部外围接触结构穿过所述第一通过区和所述第二通过区。
10.根据权利要求9所述的三维半导体装置，其中，所述第二通过区是氧化硅柱。
11.根据权利要求9所述的三维半导体装置，
其中，所述堆叠结构还包括与所述栅极水平图案交替地堆叠的层间绝缘层，
其中，所述第二通过区包括交替堆叠的第一层和第二层，
其中，所述第一层中的每个的厚度与所述层间绝缘层中的每个的厚度相同，
其中，所述第一层由与所述层间绝缘层相同的材料形成，
其中，所述第二层由与所述栅极水平图案不同的材料形成。
12.根据权利要求9所述的三维半导体装置，所述三维半导体装置还包括围绕所述第二通过区的坝结构。
13.根据权利要求12所述的三维半导体装置，其中，所述坝结构的上表面与所述第一竖直支撑结构的上表面共面。
14.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
外部外围接触结构，位于所述上基底的侧向部分上，
其中，所述外部外围接触结构具有与所述内部外围接触结构相同的剖面结构，并且具有与所述内部外围接触结构的所述上表面共面的上表面。
15.一种三维半导体装置，所述三维半导体装置包括：
外围电路结构，设置在下基底上并且包括内部外围垫部；
上基底，设置在所述外围电路结构上；
堆叠结构，设置在所述上基底上并且包括栅极水平图案；
分离结构，设置在所述上基底上并且穿过所述堆叠结构；
竖直沟道结构，设置在所述上基底上并且穿过所述堆叠结构；
竖直支撑结构，设置在所述上基底上并且穿过所述堆叠结构；以及
外围接触结构，依次穿过所述堆叠结构和所述上基底并且依次从所述堆叠结构和所述上基底向下延伸，并且接触所述内部外围垫部，
其中，所述竖直沟道结构包括与构成所述竖直支撑结构的材料层不同的材料层，
其中，所述外围接触结构的上表面和所述竖直支撑结构的上表面位于比所述竖直沟道结构的上表面高的水平上。
16.根据权利要求15所述的三维半导体装置，其中，从所述外围接触结构的所述上表面和所述竖直支撑结构的所述上表面到所述上基底的上表面的距离大于所述竖直沟道结构的所述上表面与所述上基底的所述上表面之间的距离。
17.根据权利要求15所述的三维半导体装置，
其中，所述分离结构中的每个包括分离芯图案以及围绕所述分离芯图案的侧表面的分离间隔件，
其中，所述外围接触结构包括导电柱以及围绕所述导电柱的侧表面的接触间隔件，
其中，所述分离结构具有与所述外围接触结构的所述上表面共面的上表面，
其中，所述分离芯图案和所述导电柱由相同的材料形成。
18.根据权利要求15所述的三维半导体装置，其中，所述分离结构具有位于比所述外围接触结构的所述上表面高的水平上的上表面。
19.根据权利要求15所述的三维半导体装置，
其中，所述竖直支撑结构包括氧化硅层，
其中，所述竖直沟道结构还包括数据存储层和沟道半导体层，所述沟道半导体层与所述氧化硅层不同。
20.一种三维半导体装置，所述三维半导体装置包括：
外围电路结构，设置在下基底上并且包括内部外围垫部；
上基底，设置在所述外围电路结构上；
堆叠结构，设置在所述上基底上并且包括栅极水平图案，其中，所述栅极水平图案在所述上基底上的第一区中堆叠在与所述上基底的上表面垂直的竖直方向上同时彼此分隔开，在与所述上基底的所述上表面平行的水平方向上从所述第一区纵长地延伸，并且包括以阶梯方式布置在所述上基底上的第二区中的垫区；
分离结构，设置在所述上基底上，横越所述第一区和所述第二区，并且穿过所述堆叠结构；
竖直沟道结构，设置在所述上基底上的所述第一区中，并且穿过所述分离结构之间的所述堆叠结构；
竖直支撑结构，设置在所述上基底上的所述第二区中，并且穿过所述分离结构之间的所述堆叠结构；以及
外围接触结构，接触所述内部外围垫部，向上延伸并且顺序地穿过所述上基底和所述堆叠结构，
其中，所述分离结构、所述外围接触结构和所述竖直支撑结构的上表面位于比所述竖直沟道结构的上表面高的水平上。
CN201910413646.5A 2018-07-17 2019-05-17 三维半导体装置 Pending CN110729306A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0082973 2018-07-17
KR1020180082973A KR102640174B1 (ko) 2018-07-17 2018-07-17 3차원 반도체 소자

Publications (1)

Publication Number Publication Date
CN110729306A true CN110729306A (zh) 2020-01-24

Family

ID=69161335

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910413646.5A Pending CN110729306A (zh) 2018-07-17 2019-05-17 三维半导体装置

Country Status (3)

Country Link
US (2) US10804289B2 (zh)
KR (1) KR102640174B1 (zh)
CN (1) CN110729306A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466878A (zh) * 2020-11-02 2021-03-09 长江存储科技有限责任公司 一种半导体器件制作方法、半导体器件和三维存储器器件
CN112534577A (zh) * 2020-10-26 2021-03-19 长江存储科技有限责任公司 具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的三维存储器件及其形成方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102588311B1 (ko) 2018-04-03 2023-10-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102592882B1 (ko) 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2020017572A (ja) 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
US11107537B2 (en) * 2018-09-20 2021-08-31 Samsung Electronics Co., Ltd. Memory device and method of reading data
JP2020155450A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
KR102649568B1 (ko) 2019-05-03 2024-03-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템
KR20210015422A (ko) * 2019-08-02 2021-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102650428B1 (ko) * 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210089358A (ko) * 2020-01-08 2021-07-16 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210124836A (ko) * 2020-04-07 2021-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210125268A (ko) * 2020-04-08 2021-10-18 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20210131638A (ko) * 2020-04-24 2021-11-03 삼성전자주식회사 분리 절연층을 갖는 반도체 소자
US11470038B1 (en) 2020-05-19 2022-10-11 Marvell Asia Pte Ltd. Line side multiplexers with protection switching
KR20210156460A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
KR20220019557A (ko) 2020-08-10 2022-02-17 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치
KR20220021091A (ko) * 2020-08-13 2022-02-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
JP2022041226A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体記憶装置
KR20220057917A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 댐 구조체를 갖는 반도체 소자
KR20220085103A (ko) * 2020-12-14 2022-06-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230118409A (ko) * 2022-02-04 2023-08-11 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748266B1 (en) * 2016-07-20 2017-08-29 Sandisk Technologies Llc Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof
US20170330894A1 (en) * 2014-12-09 2017-11-16 Joon-Sung LIM Semiconductor devices
CN107611136A (zh) * 2014-01-03 2018-01-19 三星电子株式会社 垂直型非易失性存储器件及其制造方法以及字线凹陷结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980731B2 (en) 2010-06-24 2015-03-17 Samsung Electronics Co., Ltd. Methods of forming a semiconductor device
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160045457A (ko) 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9799671B2 (en) 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
US9818693B2 (en) 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9633945B1 (en) 2016-01-27 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
JP2017163044A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
US10636806B2 (en) * 2016-05-23 2020-04-28 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US10276585B2 (en) 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
KR102634947B1 (ko) 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10115632B1 (en) * 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US20180331118A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multi-layer barrier for cmos under array type memory device and method of making thereof
US10490569B2 (en) * 2018-03-08 2019-11-26 Sandisk Technologies Llc Three-dimensional memory device and method of making the same using concurrent formation of memory openings and contact openings
US10475879B1 (en) * 2018-06-28 2019-11-12 Sandisk Technologies Llc Support pillar structures for leakage reduction in a three-dimensional memory device and methods of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107611136A (zh) * 2014-01-03 2018-01-19 三星电子株式会社 垂直型非易失性存储器件及其制造方法以及字线凹陷结构
US20170330894A1 (en) * 2014-12-09 2017-11-16 Joon-Sung LIM Semiconductor devices
US9748266B1 (en) * 2016-07-20 2017-08-29 Sandisk Technologies Llc Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112534577A (zh) * 2020-10-26 2021-03-19 长江存储科技有限责任公司 具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的三维存储器件及其形成方法
TWI762227B (zh) * 2020-10-26 2022-04-21 大陸商長江存儲科技有限責任公司 具有用於階梯區的支撐結構和用於接觸結構的間隔體結構的三維記憶體元件及其形成方法
CN112534577B (zh) * 2020-10-26 2024-04-05 长江存储科技有限责任公司 具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的三维存储器件及其形成方法
CN112466878A (zh) * 2020-11-02 2021-03-09 长江存储科技有限责任公司 一种半导体器件制作方法、半导体器件和三维存储器器件

Also Published As

Publication number Publication date
US20210036014A1 (en) 2021-02-04
KR102640174B1 (ko) 2024-02-26
US10971521B2 (en) 2021-04-06
US20200027893A1 (en) 2020-01-23
KR20200008828A (ko) 2020-01-29
US10804289B2 (en) 2020-10-13

Similar Documents

Publication Publication Date Title
US10971521B2 (en) Three-dimensional semiconductor device
KR102342552B1 (ko) 3차원 반도체 소자 및 그 형성방법
CN109103200B (zh) 半导体器件
US10833096B2 (en) Semiconductor device
CN102623456B (zh) 具有参考特征的垂直非易失性存储装置
KR102460070B1 (ko) 수직형 메모리 장치
US20110199813A1 (en) Non-volatile memory device having 3d structure and method for fabricating the same
US11574923B2 (en) Three-dimensional semiconductor device
US10825832B2 (en) Semiconductor device including gates
US11476265B2 (en) Three-dimensional semiconductor device
KR102600999B1 (ko) 수직형 메모리 장치
CN110808248A (zh) 包括贯穿布线区域的半导体器件
KR102507288B1 (ko) 패드 영역을 갖는 게이트 패턴을 포함하는 반도체 소자
US20220130851A1 (en) Vertical memory device
US20220037351A1 (en) Semiconductor devices
CN113161368A (zh) 非易失性存储器件及其制造方法
CN112117277A (zh) 具有堆叠结构的半导体装置
CN112420713A (zh) 半导体装置
US20210391346A1 (en) Semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination