CN113161368A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

提供了一种非易失性存储器件及其制造方法。该非易失性存储器件包括：衬底；模结构，包括在所述衬底上沿第一方向交替堆叠的第一绝缘图案和多个栅电极；以及字线切割区，所述字线切割区沿与所述第一方向不同的第二方向延伸并且切割所述模结构，其中，所述字线切割区包括公共源极线，并且所述公共源极线包括沿所述第二方向延伸的第二绝缘图案、以及沿所述第二方向延伸并且与所述第二绝缘图案和沿所述第二方向的截面接触的导电图案。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求于2020年1月7日递交的韩国专利申请No.10-2020-0001822的优先权，在此通过参考引入其全部公开内容。
技术领域
本发明构思涉及一种非易失性存储器件及其制造方法。
背景技术
半导体存储器件可以大体分类为易失性存储器件和非易失性存储器件。非易失性存储器件的集成度增加，以便满足消费者所需的增加的性能和/或更低的价格。另外，在二维或平面存储器件的情况下，集成度由单位存储单元占据的面积确定。因此，最近开发了一种三维存储器件，其中单位存储单元竖直设置。
发明内容
本发明构思的方面提供了具有改进的产品可靠性的非易失性存储器件。
本发明构思的方面还提供了能够制造具有改进的产品可靠性的非易失性存储器件的用于制造非易失性存储器件的方法。
然而，本发明构思的方面不限于本文所阐述的方面。通过参考以下给出的对本发明构思的详细描述，本发明构思的上述和其它方面对于本发明构思所属领域的普通技术人员将变得更加清楚。
根据本发明构思的一方面，提供了一种非易失性存储器件，包括：衬底；模结构，包括在所述衬底上沿第一方向交替堆叠的第一绝缘图案和多个栅电极；以及字线切割区，所述字线切割区沿与所述第一方向不同的第二方向延伸并且切割所述模结构，其中，所述字线切割区包括公共源极线，并且所述公共源极线包括沿所述第二方向延伸的第二绝缘图案、以及沿所述第二方向延伸并且与所述第二绝缘图案和沿所述第二方向的截面接触的导电图案。
根据本发明构思的一方面，提供了一种非易失性存储器件，包括：衬底；模结构，包括沿第一方向在所述衬底上交替堆叠的第一绝缘图案和多个栅电极；多个沟道结构，穿透所述模结构；多个焊盘电极，电连接到所述多个沟道结构以提供电压；以及多个字线切割区，所述多个字线切割区沿与所述第一方向不同的第二方向延伸并且切割所述模结构，其中，所述多个字线切割区中的每一个包括公共源极线，所述公共源极线中的每一条包括沿所述第二方向延伸的第二绝缘图案、以及沿所述第二方向延伸并且与所述第二绝缘图案和沿所述第二方向的截面接触的导电图案，并且所述公共源极线中的至少一条沿所述第一方向的最下部在所述第一方向上与所述多个栅电极中堆叠在沿所述第一方向的最下部处的栅电极间隔开。
根据本发明构思的一方面，提供了一种非易失性存储器件，包括：衬底；模结构，包括沿第一方向在所述衬底上交替堆叠的第一绝缘图案和多个栅电极；多个沟道结构，穿透所述模结构，所述多个沟道结构中的每一个在最下级处包括第一半导体图案、用于暴露所述第一半导体图案的信息存储膜、沿所述信息存储膜和所述第一半导体图案形成的第二半导体图案、所述第二半导体图案中的填充图案、以及所述信息存储膜、所述第二半导体图案和所述填充图案上的沟道焊盘；字线切割区，所述字线切割区沿与所述第一方向不同的第二方向延伸并且切割所述模结构，所述字线切割区包括公共源极线间隔件和所述公共源极线间隔件内部的公共源极线，所述公共源极线间隔件沿所述字线切割区的侧壁并且暴露所述衬底，所述公共源极线包括沿所述第二方向延伸的第二绝缘图案、以及沿所述第二方向延伸并且与所述第二绝缘图案和沿所述第二方向的截面接触的导电图案；第一层间绝缘膜，所述第一层间绝缘膜在所述模结构上并且围绕所述多个沟道结构中的至少一些沟道结构和所述字线切割区的至少一部分；位线接触部，在所述沟道焊盘上；第二层间绝缘膜，围绕所述位线接触部；以及位线，在所述第二层间绝缘膜上并且电连接到所述位线接触部。
根据本发明构思的一方面，提供了一种用于制造非易失性存储器件的方法，所述方法包括：形成衬底；沿第一方向在所述衬底上交替地堆叠第一绝缘图案和多个栅电极以形成模结构；形成穿透所述模结构的多个沟道结构；切割所述模结构，以沿与所述第一方向交叉的第二方向隔离所述多个沟道结构，并且形成沿与所述第一方向和所述第二方向交叉的第三方向延伸的字线切割区；沿所述字线切割区的侧壁形成公共源极线间隔件；利用绝缘材料填充所述公共源极线间隔件的内部；在所述绝缘材料上形成钝化层；去除所述绝缘材料和所述钝化层的一些区域，以将所述公共源极线间隔件暴露到所述一些区域；在所暴露的公共源极线间隔件和所述钝化层的未去除的区域上形成导电材料；从区域中去除除了所述字线切割区中的导电材料以外的导电材料；去除所述钝化层；以及去除除了所述字线切割区中的绝缘材料以外的剩余的绝缘材料，以形成公共源极线。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他方面和特征将变得更清楚，在附图中：
图1是根据一些实施例的用于说明非易失性存储器件的示例电路图。
图2是用于说明非易失性存储器件的示例布局图。
图3是用于说明非易失性存储器件的示例布局图。
图4是沿图3的线A-A’截取的截面图。
图5是沿图3的线B-B’截取的截面图。
图6是根据一些实施例的用于说明非易失性存储器件的示例布局图。
图7是根据一些实施例的用于说明非易失性存储器件的示例布局图。
图8至图12是根据一些实施例的图7的非易失性存储器件的沿线B-B’截取的示例截面图。
图13是根据一些实施例的图7的非易失性存储器件的沿线B-B’截取的另一示例截面图。
图14至图22是根据一些实施例的用于说明用于制造非易失性存储器件的方法的中间步骤的示例截面图。
图23和图24是根据一些实施例的图7的非易失性存储器件的沿线B-B’截取的示例截面图。
图25和图26是根据一些实施例的沿图7的线B-B’截取的其他示例截面图。
图27是根据一些实施例的用于说明包括非易失性存储器件的存储器件的示例框图。
图28是沿图7的线B-B’截取的另一示例截面图。
具体实施方式
图1是根据一些实施例的用于说明非易失性存储器件的示例电路图。
参考图1，根据一些实施例的非易失性存储器件的存储单元阵列可以包括公共源极线CSL、多条位线BL、和/或多个单元串CSTR。
多条位线BL1至BL3可以被二维地布置。例如，位线BL1至BL3可以彼此间隔开并且沿第一方向X延伸。多个单元串CSTR可以平行地连接到每条位线BL。单元串CSTR可以共同地连接到公共源极线CSL。也即是说，多个单元串CSTR可以设置在位线BL与公共源极线CSL之间。在一些实施例中，多条公共源极线CSL可以被二维地布置。例如，公共源极线CSL可以彼此间隔开并且分别沿第二方向Y延伸。可以将相同的电压电施加到公共源极线CSL，或者可以将不同的电压施加到公共源极线CSL，并且可以分别控制公共源极线CSL。
每个单元串CSTR可以包括与公共源极线CSL相连的地选择晶体管GST、与多条位线BL1至BL3中的每一条相连的串选择晶体管SST、以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。每个存储单元晶体管MCT可以包括数据存储元件。地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以彼此串联连接。公共源极线CSL可以共同地连接到地选择晶体管GST的源极。多个栅电极(例如，地选择线GSL、多条字线WL1至WLn、以及串选择线SSL)可以设置在公共源极线CSL与位线BL1至BL3中的每一条之间。地选择线GSL可以用作地选择晶体管GST的栅电极，多条字线WL1至WLn可以用作存储单元晶体管MCT的栅电极，并且串选择线SSL可以用作串选择晶体管SST的栅电极。
图2是用于说明非易失性存储器件的示例布局图。
参考图2，非易失性存储器件1可以包括单元阵列区CAR和/或扩展区ETR。
包括多个存储单元的存储单元阵列可以形成在单元阵列区CAR中。存储单元阵列可以包括多个存储单元、电连接到相应的存储单元的多条字线WL1至WLn、以及多条位线(未示出)。例如，将在下文说明的模结构、多个沟道结构CS和/或位线140可以形成在单元阵列区CAR中。
扩展区ETR可以围绕单元阵列区CAR设置。多个栅电极(例如，地选择线GSL、多条字线WL1至WLn、以及串选择线SSL)中的每一个、稍后说明的模结构、以及多个沟道结构CS中的至少一些可以逐步地堆叠在扩展区ETR中。此外，连接到多个栅电极(例如，地选择线GSL、多条字线WL1至WLn、以及串选择线SSL)的多个焊盘电极(未示出)可以形成在扩展区ETR中。例如，多个焊盘电极(未示出)中的一些可以电连接到形成在图27的页缓冲器530中的多个焊盘电极中的一些焊盘电极。
非易失性存储器件1中的多个沟道结构CS或多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)可以被字线切割区WLC分离。也即是说，字线切割区WLC沿与位线(未示出)交叉的第二方向Y延伸，并且可以切割要在图4中说明的模结构MS。公共源极线间隔件150可以沿字线切割区WLC中的侧壁形成。公共源极线间隔件150可以由氧化硅、氮化硅或氮氧化硅制成。另外，字线切割区WLC的内部和公共源极线间隔件150的内部可以填充有导电材料，以形成在其上形成有导电图案的公共源极线CSL。导电材料可以由例如以下项制成但不限于以下项：诸如钨(W)、铝(A1)或铜(Cu)之类的金属材料。可以沿第三方向Z切割非易失性存储器件1的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的一些(例如，串选择线SSL)，以形成串选择线切割区SLC。串选择线切割区SLC可以填充有绝缘膜(未示出)。
此时，缺陷300和302可能会在扩展区ETR中出现，在扩展区ETR中，逐步地堆叠多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)或稍后要说明的模结构中的至少一些。
例如，在由导电图案形成的公共源极线CSL与扩展区ETR的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间可能会发生电流或电荷泄漏。例如，缺陷300可能会由于在扩展区ETR中的公共源极线CSL与第n条字线WLn之间发生漏电而出现。备选地，例如，缺陷302可能会由于在扩展区ETR中的公共源极线CSL与第二字线WL2之间发生漏电而出现。扩展区ETR中的公共源极线CSL不是由导电图案形成的，而是可以由不导电的绝缘图案形成，由此消除了扩展区ETR中的公共源极线CSL与多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的至少一些栅电极之间的缺陷(例如，300和302)。
图3示出另一示例，其中，在由导电图案形成的公共源极线CSL与扩展区ETR的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间可能会发生电流或电荷泄漏。
图3是用于说明非易失性存储器件的示例布局图。为了参考，将省略图2的说明的重复内容，并且将主要说明与图2的区别。
参考图3，与图2不同，非易失性存储器件可以具有H切割形，在H切割形中，公共源极线CSL的切割区形成在非易失性存储器件2的扩展区ETR中。
更具体地，公共源极线CSL的一部分可以被切割，以形成第一子公共源极线CSL和第二子公共源极线CSL。也即是说，第一子公共源极线CSL和第二子公共源极线CSL可以沿第一方向X彼此间隔设置。因此，围绕第一子公共源极线CSL和第二子公共源极线CSL的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的一些栅电极可以具有H形。多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的一些栅电极可以通过第一子公共源极线CSL与第二子公共源极线CSL之间的间隔区彼此电连接。
与图2中一样，缺陷304和306可能会在逐步堆叠的扩展区ETR中在公共源极线CSL与多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的至少一些栅电极或要在下文说明的模结构之间出现。例如，在由导电图案形成的公共源极线CSL与扩展区ETR的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间可能会发生电流或电荷泄漏。例如，缺陷304可能会由于在扩展区ETR中的公共源极线CSL与第n条字线WLn之间发生漏电而出现。此时，虽然缺陷出现在图2中的公共源极线CSL的侧壁上，但是缺陷304可能会沿公共源极线CSL的延伸方向(即，沿图3中的第一方向X)出现。备选地，例如，缺陷306可能会由于在扩展区ETR中的公共源极线CSL与第二字线WL2之间发生漏电而出现。此时，类似地，与图2不同，缺陷306可能会沿公共源极线CSL的延伸方向(即，沿图3中的第一方向X)出现。
扩展区ETR中的公共源极线CSL不是由导电图案形成的，而是可以利用不导电的绝缘图案形成，由此消除了扩展区ETR中的公共源极线CSL与多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的至少一些栅电极之间的缺陷(例如，304和306)。将通过图4和图5，通过比较非易失性存储器件2的单元阵列区CAR中的截面和扩展区ETR中的截面，说明扩展区ETR中的缺陷。虽然将以图3的非易失性存储器件2的截面为例说明图4和图5的截面，但是图4和图5的截面不限于此，并且也可以通过例如图2的存储器件1的截面说明图4和图5的截面。
图4是沿图3的线A-A’截取的截面图。
将参考图3和图4说明非易失性存储器件2的单元阵列区CAR的截面。非易失性存储器件2包括衬底100、模结构MS、多个沟道结构CS、位线140、和/或公共源极线CSL。
例如，衬底100可以包括半导体衬底，例如，硅衬底、锗衬底或硅锗衬底。备选地，衬底100可以包括绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底等。模结构MS可以形成在衬底100上。模结构MS可以包括沿第三方向Z在衬底100上交替堆叠的第一绝缘图案110和多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)。例如，第一绝缘图案110和多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的每一个可以具有沿第二方向Y和第一方向X延伸的分层结构。
多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)可以包括在衬底100上顺序堆叠的地选择线GSL、多条字线WL1至WLn、以及串选择线SSL。地选择线GSL可以是多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)沿第三方向Z的最下部中设置的栅电极。串选择线SSL可以是多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)沿第三方向的最上部上设置的栅电极。多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)可以包括导电材料。然而，例如，多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)可以包括但不限于诸如钨(W)、钴(Co)和镍(Ni)之类的金属、以及诸如硅之类的半导体材料。第一绝缘图案110可以包括绝缘材料。例如，第一绝缘图案110可以包括但不限于氧化硅。
多个沟道结构CS可以穿透模结构MS。另外，多个沟道结构CS可以沿与多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)交叉的方向延伸。例如，每个沟道结构CS可以具有沿第三方向Z延伸的柱形(例如，圆柱形)。每个沟道结构CS可以包括第一半导体图案220和信息存储膜230。第一半导体图案220可以穿透模结构MS。例如，第一半导体图案220可以沿第三方向Z延伸。虽然第一半导体图案220被示出为具有杯形，但是这仅是示例。例如，第一半导体图案220可以具有各种形状，例如，圆柱形、四边桶形和实心填充形。第一半导体图案220可以包括例如但不限于半导体材料，例如，单晶硅、多晶硅、有机半导体材料和碳纳米结构。
信息存储膜230可以介于第一半导体图案220与多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的每一个之间。例如，信息存储膜230可以沿第一半导体图案220的侧表面延伸。信息存储膜230可以包括例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅更高的介电常数的高介电常数材料中的至少一种。虽然未示出，但是信息存储膜230可以包括多个膜。例如，信息存储膜230可以包括顺序堆叠在第一半导体图案220上的隧道绝缘膜、电荷存储膜、和/或阻挡绝缘膜。
隧道绝缘膜可以包括例如氧化硅或具有比氧化硅更高的介电常数的高介电常数材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))。电荷存储膜可以包括例如氮化硅。阻挡绝缘膜可以包括例如氧化硅或具有比氧化硅更高的介电常数的高介电常数材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))。每个沟道结构CS还可以包括填充图案210。可以形成填充图案210，以填充具有杯形的第一半导体图案220的内部。例如，第一半导体图案220可以沿填充图案210的侧表面和底表面延伸。填充图案210可以包括例如但不限于氧化硅。每个沟道结构CS还可以包括沟道结构CS沿第三方向Z的最上部处的沟道焊盘200。沟道焊盘200可以形成为连接到第一半导体图案220的上部。例如，沟道焊盘200可以形成在第一层间绝缘膜120中，其中第一层间绝缘膜120形成在模结构MS上。
虽然沟道焊盘200被示出为形成在图4中的第一半导体图案220的上表面上，但是这仅是示例。例如，第一半导体图案220的上部可以形成为沿沟道焊盘200的侧表面延伸。沟道焊盘200可以包括例如但不限于掺杂的多晶硅。
多个沟道结构CS可以以Z字形布置。也即是说，它们可以被布置为沿第一方向X和第二方向Y彼此交叉。以Z字图案布置的多个沟道结构CS可以改进非易失性存储器件的集成。
多个沟道结构CS中的每个沟道结构可以包括直接连接到衬底100的第二半导体图案240。第二半导体图案240可以设置在第一半导体图案220沿第三方向Z的最下部。第二半导体图案240可以是使用选择性外延生长(SEG)工艺从衬底100生长的外延层。也即是说，第一半导体图案220可以通过第二半导体图案240电连接到衬底100。穿过模结构MS的沟道结构CS的宽度可以朝着衬底100的上表面减小。这可能归因于用于形成模结构MS的蚀刻工艺的特性。
随后，多条位线140可以并排延伸，以彼此间隔开。例如，每条位线140可以沿第二方向Y延伸。每条位线140可以电连接到多个沟道结构CS。例如，位线140可以通过位线接触部160电连接到多个沟道结构CS。位线接触部160可以穿透例如第二层间绝缘膜130，以将位线140和多个沟道结构CS中的每个沟道结构电连接。
上文提及的第一层间绝缘膜120和第二层间绝缘膜130可以由高密度等离子(HDP)氧化物膜、正硅酸乙酯(TEOS)或其组合制成，但不限于此。此外，第一层间绝缘膜120和第二层间绝缘膜130可以包括但不限于氮化硅、氮氧化硅或具有低介电常数的低k材料。
模结构MS可以被字线切割区WLC切割。字线切割区WLC可以沿与位线140交叉的方向(例如，第一方向X)延伸。例如，字线切割区WLC可以沿第一方向X延伸以切割模结构MS。
因此，多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)可以被字线切割区WLC切割。
字线切割区WLC可以如图2和图3所示地形成在单元阵列区CAR和扩展区ETR上。切割模结构MS的字线切割区WLC的宽度可以朝着衬底100的上表面减小。这可能归因于用于形成字线切割区WLC的蚀刻工艺的特性。
公共源极线CSL和/或公共源极线间隔件150可以形成在字线切割区WLC中。
公共源极线间隔件150可以由氧化硅、氮化硅或氮氧化物制成。公共源极线CSL可以由导电材料制成。也即是说，公共源极线CSL可以由导电图案形成。例如，公共源极线CSL可以包括金属材料，例如钨(W)、铝(A1)或铜(Cu)。
如图4所示，缺陷可能不会出现在非易失性存储器件2的单元阵列区CAR中。然而，缺陷可能会出现在非易失性存储器件2的扩展区ETR中。将通过图5对此进行说明。
为了参考，将在下面的描述中省略图2至图4的说明的重复内容，并且将主要说明区别。
图5是沿图3的线B-B’截取的截面图。
参考图3和图5，在非易失性存储器件2的扩展区ETR中，缺陷308和310可能会在公共源极线CSL与多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的至少一些栅电极或模结构MS之间出现。
例如，在由导电图案形成的公共源极线CSL与扩展区ETR的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间可能会发生电流或电荷泄漏。
例如，缺陷308可能会由于扩展区ETR中的字线切割区WLC、第二字线WL2和第三字线WL3之间的漏电而出现。备选地，例如，缺陷310可能会由于扩展区ETR中的公共源极线CSL、第一字线WL1和第二字线WL2之间的漏电而出现。
扩展区ETR中的公共源极线CSL不是由导电图案形成的，并且字线切割区WLC可以填充有不导电的绝缘材料并且由绝缘图案形成，由此消除了扩展区ETR中的公共源极线CSL与多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的至少一些栅电极之间的缺陷(例如，308和310)。
示出上文说明的图2、图3和图5的缺陷仅为了图示的方便，缺陷的形状不限于此，并且缺陷的数量和缺陷的出现位置当然也不限于上文说明的图2、图3和图5示出的那些。
在下文中，将说明用于克服上述缺陷的根据一些实施例的非易失性存储器件和根据一些实施例的用于制造非易失性存储器件的方法。此外，除了与上述描述重复的说明之外，将主要说明区别。
图6是根据一些实施例的用于说明非易失性存储器件的示例布局图。为了参考，根据一些实施例的非易失性存储器件中的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)的数量、多个沟道结构CS的数量、以及字线切割区WLC的数量和布置不限于图6的那些。
根据一些实施例的非易失性存储器件3包括字线切割区WLC中的公共源极线CSL。根据一些实施例的字线切割区WLC沿第一方向X延伸，并且可以切割多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)。在根据一些实施例的公共源极线CSL中，形成在单元阵列区CAR中的材料可以与形成在扩展区ETR中的材料不同。也即是说，执行存储操作的存储单元阵列区CAR的公共源极线CSL可以填充有导电材料，以形成导电图案。存储单元阵列区CAR的公共源极线CSL可以包括沿第一方向X延伸的导电图案。用于形成导电图案的导电材料可以包括但不限于：诸如钨(W)、钴(Co)和镍(Ni)之类的金属或诸如硅之类的半导体材料。
根据一些实施例的公共源极线CSL的扩展区ETR可以填充有不导电的材料，以形成绝缘图案。扩展区ETR的公共源极线CSL可以包括沿第一方向X延伸的绝缘图案。用于形成绝缘图案的绝缘材料可以包括但不限于：旋涂硬掩膜(SOH)、非晶碳层(ACL)、氧化硅等。
形成在根据一些实施例的非易失性存储器件3的扩展区ETR中的字线切割区WLC中的公共源极线CSL可以由绝缘图案形成，由此减小了缺陷的出现频率或消除了扩展区ETR中的公共源极线CSL和多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间的缺陷。也即是说，当如图2和图3的非易失性存储器件1和2中一样由导电图案形成扩展区ETR的公共源极线CSL时，可以减少在扩展区ETR的公共源极线CSL与多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间出现的缺陷的数量，或者在根据一些实施例的非易失性存储器件3中可以消除所有缺陷。因此，可以减少或消除形成在根据一些实施例的非易失性存储器件3中的缺陷，并且可以提高根据一些实施例的非易失性存储器件3和包括根据实施例的非易失性存储器件3的半导体器件或系统的可靠性。
图7是根据一些实施例的用于说明非易失性存储器件的示例布局图。为了参考，根据一些实施例的非易失性存储器件中的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)的数量、多个沟道结构CS的数量、以及字线切割区WLC的数量和布置不限于图7所示的那些。
参考图7，与图6的根据一些实施例的非易失性存储器件3不同，根据一些实施例的非易失性存储器件4可以具有扩展区ETR的公共源极线CSL中的一些公共源极线断开连接的形状。
也即是说，参考图7，与图6不同，非易失性存储器件4可以具有H切割形，在H切割形中，公共源极线CSL的断开连接区形成在非易失性存储器件4的扩展区ETR中。例如，公共源极线CSL中的一些公共源极线断开连接，并且可以形成第一子公共源极线CSL和第二子公共源极线CSL。也即是说，第一子公共源极线CSL和第二子公共源极线CSL可以沿第一方向X彼此间隔设置。因此，围绕第一子公共源极线CSL和第二子公共源极线CSL的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的一些栅电极可以具有H形。多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)中的一些栅电极可以通过第一子公共源极线CSL和第二子公共源极线CSL之间的间隔区彼此电连接。
为了参考，扩展区ETR中的断开连接的公共源极线CSL包括绝缘图案。因此，第一子公共源极线CSL和第二子公共源极线CSL可以分别成为第一子绝缘图案CSL_a和第二子绝缘图案CSL_b。形成在根据一些实施例的非易失性存储器件4的扩展区ETR中的字线切割区WLC中的公共源极线CSL可以由绝缘图案形成，由此减小了缺陷的出现频率或消除了扩展区ETR中的公共源极线CSL和多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间的缺陷。也即是说，当如图2和图3的非易失性存储器件1和2中一样由导电图案形成扩展区ETR的公共源极线CSL时，可以减少在扩展区ETR的公共源极线CSL和多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间出现的缺陷的数量，或者在根据一些实施例的非易失性存储器件4中可以消除所有缺陷。因此，可以减少或消除形成在根据一些实施例的非易失性存储器件4中的缺陷，并且可以提高根据一些实施例的非易失性存储器件4和包括根据一些实施例的非易失性存储器件4的半导体器件或系统的可靠性。
根据一些实施例的半导体器件3和4中所示的多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)的数量和堆叠形式不限于图6和图7所示的那些。此外，根据一些实施例的半导体器件3和4的沟道结构CS的布置也不限于图6和图7所示的那些。
图8至图12是根据一些实施例的图7的非易失性存储器件沿线B-B’截取的示例截面图。图13是根据一些实施例的图7的非易失性存储器件沿线B-B’截取的另一示例截面图。为了参考，图8至图13中的线B-B’的说明当然可以应用于图6中的相同位置处的截面。
图7和图8是包括形成图7的扩展区ETR的公共源极线CSL的绝缘图案在内的非易失性存储器件4沿线B-B’截取的截面图。在说明该截面时，将省略图5的说明的重复部分，并且将主要说明区别。
根据一些实施例的非易失性存储器件4的扩展区ETR的公共源极线CSL可以填充有绝缘材料，以形成沿第一方向X延伸的绝缘图案。此时，与图5不同，由于根据一些实施例的公共源极线CSL的扩展区ETR填充有绝缘材料，因此在公共源极线CSL和多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间没有漏电。也即是说，在公共源极线CSL和多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间没有缺陷，或者可以减小缺陷的出现频率。
参考图8和图9，根据一些实施例的图9的非易失性存储器件与根据一些实施例的图8的非易失性存储器件的不同之处在于第二半导体图案240可以不形成在沟道结构CS沿第三方向z的最下级与衬底100之间。由于除了存在或不存在第二半导体图案240之外根据一些实施例的图9的非易失性存储器件的说明与图8的说明相同，因此将不提供图8的内容的重复说明。
参考图8和图10，根据一些实施例的图10的非易失性存储器件与根据一些实施例的图8的非易失性存储器件的不同之处在于多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)的上表面、下表面和侧壁中的一些可以被阻挡绝缘膜600围绕。
阻挡绝缘膜600可以共形地覆盖多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)的上表面、下表面和侧壁。
阻挡绝缘膜600可以减少或防止信息存储膜230中俘获的电荷释放到多个栅电极(例如，多条字线WL1至WLn)，并且可以减少或防止多个栅电极(例如，多条字线WL1至WLn)的电荷被信息存储膜230捕获。
阻挡绝缘膜600可以由氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k材料或通过其组合而堆叠的复合层形成。高k材料可以包括但不限于：氧化铝(Al2O3)、氧化钇(Y2O3)和氧化锆(ZrO2)中的至少一种。
由于除了存在或不存在阻挡绝缘膜600之外根据一些实施例的图10的非易失性存储器件的说明与图8的说明相同，因此将不提供图8的内容的重复说明。
参考图8和图11，根据一些实施例的图11的非易失性存储器件与根据一些实施例的图8的非易失性存储器件的不同之处在于在多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)和沟道结构CS之间还可以包括由阻挡绝缘膜600围绕的浮栅650。阻挡绝缘膜600可以共形地覆盖浮栅650的上表面、下表面和侧壁中的一些。
阻挡绝缘膜600可以减少或防止浮栅650中俘获的电荷释放到多个栅电极(例如，多条字线WL1至WLn)，并且可以减少或防止多个栅电极(例如，多条字线WL1至WLn)的电荷被浮栅650捕获。根据一些实施例的浮栅650可以是但不限于多晶硅。此外，在根据一些实施例的图11的包括浮栅650的非易失性存储器件中，信息存储膜230可以是氧化硅层。
由于除了存在或不存在由阻挡绝缘膜600围绕的浮栅650之外根据一些实施例的图11的非易失性存储器件的说明与图8的说明相同，因此将不提供图8的内容的重复说明。
参考图8和图12，根据一些实施例的图12的非易失性存储器件与根据一些实施例的图8的非易失性存储器件的不同之处在于在公共源极线间隔件150和包括绝缘材料的公共源极线CSL之间还包括附加的公共源极线间隔件152。附加的公共源极线间隔件152可以由氧化硅、氮化硅或氮氧化硅制成。
由于除了存在或不存在附加的公共源极线间隔件152之外根据一些实施例的图12的非易失性存储器件的说明与图8的说明相同，因此将不提供图8的内容的重复说明。
参考图7和图13，根据一些实施例的扩展区ETR的公共源极线CSL可以在绝缘图案中包括气隙430。
气隙430是通过外围绝缘图案限定并且围绕的空隙，并且可以具有比氧化硅的介电常数更小的介电常数。这使得可以更高效地减少或防止可能在公共源极线CSL和多个栅电极(例如，地选择线GSL、多条字线WL1至WLn或串选择线SSL)之间发生的漏电。
图14至图22是根据一些实施例的用于说明用于制造非易失性存储器件的方法的中间步骤的示例截面图。为了参考，图14至图22一同说明了图7的截面A-A’和截面B-B’。图14至图22的说明当然可以用作图6的说明。此外，图14至图22也说明了根据一些实施例的用于制造图8的非易失性存储器件的方法的中间步骤。根据一些实施例的根据图14至图22的用于制造非易失性存储器件的方法的中间步骤当然可以应用于根据一些实施例的用于制造图9至图13的非易失性存储器件的方法。
在下文中，在截面A-A’和截面B-B’的工艺重复的一些实施例中，将主要说明截面A-A’的工艺。此时，截面A-A’的工艺当然也应用于B-B’。
参考图14，可以形成沿第三方向Z在衬底100上交替堆叠的第一绝缘图案110a和多个栅电极(例如，地选择线GSLa和GSLb、多条字线WL1a至WLna及WL1b至WLnb或串选择线SSLa和SSLb)。例如，衬底100、第一绝缘图案110a和110b、地选择线GSLa和GSLb、第一绝缘图案110a和110b、第一字线WL1a和WL1b，以及第一绝缘图案110a和110b可以顺序堆叠。第一绝缘图案110a和110b和多个栅电极(例如，地选择线GSLa和GSLb、多条字线WL1a至Wlna以及WL1b至WLnb或串选择线SSLa和SSLb)可以形成模结构MSa和MSb。第二绝缘图案120a和120b可以形成在模结构MSa和MSb上。此后，可以形成穿透模结构MSa和MSb和第二绝缘图案120a和120b的多个沟道结构CSa和CSb。由于多个沟道结构CSa和CSb的说明与图4中说明的多个沟道结构CS的说明相同，因此将不提供该说明。此后，模结构MSa和MSb可以被切割，以形成沿第一方向X延伸的字线切割区WLCa和WLCb。字线切割区WLCa和WLCb可以暴露衬底100，并且沿第二方向Y分离多个沟道结构CSa和CSb中的每个沟道结构。
根据一些实施例，公共源极线间隔件150a和150b和绝缘图案400a和400b可以形成在字线切割区WLCa和WLCb中。例如，公共源极线间隔件150a和150b可以共形地形成在字线切割区WLCa和WLCb的侧壁、多个沟道结构CSa和CSb中的每个沟道结构沿第三方向Z的最上部、以及第二绝缘图案120a和120b上。绝缘图案400a和400b沿公共源极线间隔件150a和150b形成，并且可以通过利用绝缘材料填充字线切割区WLCa和WLCb的内部而形成。
参考图15，气隙430a和430b可以形成在绝缘图案400a和400b的内部。气隙430b可以是图13中形成的气隙430。
备选地，参考图16，在通过利用绝缘材料填充字线切割区WLCa和WLCb的内部而形成绝缘图案400a和400b的工艺中，可以包括绝缘材料在其中下陷到字线切割区WLCa和WLCb的下陷部440a和440b。这可以在利用绝缘材料填充字线切割区WLCa和WLCb的内部的工艺中自然地形成。
参考图17的根据一些实施例的用于制造非易失性存储器件的方法，气隙430a和430b和下陷部440a和440b可以形成在绝缘图案400a和400b的内部。
在第二方向Y上，字线切割区WLCa和WLCb的宽度可以比多个沟道结构CSa和CSb的宽度更宽。因此，在利用绝缘材料填充字线切割区WLCa和WLCb的内部的工艺中，字线切割区WLCa和WLCb沿第三方向Z的最下部可以全部利用绝缘材料填充，但是字线切割区WLCa和WLCb的上部可以不全部利用绝缘材料填充。也即是说，如图17所示，由于绝缘材料沿字线切割区WLCa和WLCb中的上侧壁形成，因此气隙430a和430b形成在字线切割区WLCa和WLCb中，并且下陷部440a和440b也可以形成在字线切割区WLCa和WLCb的最上部。
在下面的附图中，为了便于说明，将说明根据一些实施例的用于制造非易失性存储器件的方法，在该方法中，没有形成气隙430a和430b和下陷部440a和440b。因此，下面的附图中的说明当然可以作为根据一些实施例的用于制造非易失性存储器件的方法而提供，在该方法中，形成了气隙430a、430b和下陷部440a和440b。
参考图18，钝化层410a、410b可以形成在绝缘图案400a和400b上。钝化层410a和410b可以在以后形成导电材料时保护绝缘图案400b。钝化层410a和410b可以由等离子增强正硅酸乙酯(PE-TEOS)形成，但不限于此。
参考图7和图19，可以使用掩模通过光刻工艺和蚀刻工艺去除绝缘图案400a和钝化层410a，以仅在根据一些实施例的非易失性存储器件的单元阵列区CAR的字线切割区WLCa中填充导电材料。此时，可以通过执行另一蚀刻形成沟槽T，使得单元阵列区CAR中的字线切割区WLCa也形成在衬底100的内部。
参考图20，导电材料可以在第一层间绝缘膜120a、沟道结构CSa和钝化层410b上填充在字线切割区WLCa内部。导电材料也可以填充在沟槽T的内部。上述导电材料可以形成字线切割区WLCa中的导电图案。
参考图21，除了字线切割区WLCa中的公共源极线间隔件150a和字线切割区WLCa中的导电图案420a以外的剩余的导电材料被去除。也即是说，多个沟道结构CSa、第一层间绝缘膜120a、字线切割区WLCa的最上部、以及钝化层410b上的导电图案420a和420b可以被去除。此外，钝化层410b也可以被去除。
此后，除了字线切割区WLCb中的公共源极线间隔件150b和字线切割区WLCb中的绝缘图案400b以外的所有剩余的绝缘材料被去除。也即是说，多个沟道结构CSb、第一层间绝缘膜120b、以及字线切割区WLCb的最上部上的绝缘图案400b可以被去除。
参考图22，第二层间绝缘膜130a和130b可以形成在第一层间绝缘膜120a和120b、多个沟道结构CSa和CSb、以及字线切割区WLCa和WLCb的最上部上。
此后，穿透第二层间绝缘膜130a和130b的位线接触部可以像图8的位线接触部160一样形成。位线接触部160可以连接到多个沟道结构CSa和CSb。此后，如图8所示，位线140可以形成在第二层间绝缘膜130a和130b以及位线接触部160上。也即是说，如图8所示，位线140可以通过位线接触部160电连接到多个沟道结构CS。
图23和图24是根据一些实施例的图7的非易失性存储器件沿线B-B’截取的示例截面图。
参考图23，与图8不同，根据一些实施例的非易失性存储器件还可以包括衬底100下方的基础衬底10和外围电路结构PS。这可以被称为外围上单元(COP)结构。
例如，基础衬底10可以包括半导体衬底，例如硅衬底、锗衬底或硅锗衬底。备选地，基础衬底10可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
外围电路结构PS可以形成在基础衬底10上。外围电路结构PS可以构成控制每个存储单元的操作的外围电路。例如，外围电路结构PS可以包括之后将在图27中说明的行解码器520、页缓冲器530、控制逻辑器件550等。例如，如图23中所说明的，外围电路结构PS可以包括外围电路元件PT和布线结构PW。
在一些实施例中，外围电路器件PT可以包括晶体管。例如，外围电路元件PT可以包括外围电路栅电极12、外围电路栅极绝缘膜14、栅极间隔件16、以及源/漏区18。
在一些实施例中，外围电路元件PT可以是高压晶体管。虽然已经说明了外围电路元件PT是晶体管的一些实施例，但是这仅是示例，并且本发明构思的技术构想不限于此。例如，外围电路元件PT可以不仅包括各种有源元件(例如，晶体管)，而且还可以包括各种无源元件(例如，电容器、电阻器和电感器)。
在一些实施例中，第三层间绝缘膜20可以形成在基础衬底10上。可以形成第三层间绝缘膜20，以覆盖基础衬底10上的外围电路元件PT。虽然第三层间绝缘膜20被示出为单个膜，但是这仅是为了便于说明，并且第三层间绝缘膜20当然可以是通过堆叠多个绝缘膜形成的多膜。第三层间绝缘膜20可以包括但不限于例如氧化硅。
布线结构PW可以包括外围电路布线22和外围电路接触部24。外围电路布线22和外围电路接触部24可以形成在例如第三层间绝缘膜20中。外围电路布线22可以通过外围电路接触部24连接到外围电路元件PT。外围电路布线22可以包括但不限于例如金属(例如，铜(Cu)或铝(Al))。外围电路接触部24可以包括例如但不限于硅(例如，多晶硅)或金属(例如，钨(W)或铜(Cu))。
将不提供图23的COP结构的说明，以避免之后在图24和图28中的重复说明。
参考图24，与根据一些实施例的图23的非易失性存储器件不同，公共源极线板800也可以设置在第三层间绝缘膜20和衬底100之间。
公共源极线板800可以包括硅化钨(WSi)。此时，由于形成公共源极线板800和衬底100的材料彼此不同，因此在诸如蚀刻之类的制造工艺中，蚀刻相应的公共源极线板800和衬底100的蚀刻速率彼此不同。因此，可以在公共源极线板800和衬底100与字线切割区WLC相交的点处形成台阶(step)。
图25和图26是根据一些实施例的沿图7的线B-B’截取的其他示例截面图。图27是根据一些实施例的用于说明包括非易失性存储器件的存储器件的示例框图。
参考图25和图27、包括根据一些实施例的非易失性存储器件的非易失性存储器件系统5可以包括：单元阵列510、行解码器520、页缓冲器530、输入/输出电路540、控制逻辑器件550、以及电压产生器560(包括根据一些实施例的非易失性存储器件)。
单元阵列510可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器520。此外，单元阵列510可以通过位线BL连接到页缓冲器530。此外，单元阵列510可以包括图6和图7中说明的根据一些实施例的非易失性存储器件。行解码器520可以响应于地址ADDR来选择单元阵列510的存储块之一。行解码器520可以选择所选择的存储块的字线WL之一。行解码器520可以将字线电压传送到所选择的存储块的字线。
根据操作模式，页缓冲器530可以作为写入驱动器或检测放大器操作。在编程操作时，页缓冲器530可以将与要编程的数据相对应的位线电压传送到单元阵列510的位线。在读取操作时，页缓冲器530可以通过位线来检测存储在所选择的存储单元中的数据。页缓冲器530可以使位线BL浮置。页缓冲器530可以包括多个焊盘电极(未示出)，所述多个焊盘电极电连接到单元阵列510中的多个沟道结构以提供电压。
输入/输出电路540可以在编程操作时将要输入的写数据传送到页缓冲器530。输入/输出电路540可以在读操作时将从页缓冲器530提供的读数据DATA输出到外部。输入/输出电路540可以将输入地址或命令传送到控制逻辑器件550。控制逻辑器件550可以响应于外部发送的命令CMD来控制页缓冲器530和行解码器520。控制逻辑器件550可以响应于外部提供的命令CMD，控制页缓冲器530、电压产生器560等，以访问所选择的存储单元。根据控制逻辑器件550的控制，电压产生器560可以产生要提供给每条字线WL的各种类型的字线电压、以及要提供给其中形成有存储单元的体块(例如，阱区)的电压。
此时，单元阵列510中的根据一些实施例的非易失性存储器件的公共源极线CSL可以如图25所示地沿第三方向Z与衬底100间隔开地形成。
在邻近页缓冲器530的根据一些实施例的非易失性存储器件的一些实施例中，多个沟道结构CS可以包括未连接到位线140的虚设区。当形成如图8所示的要与衬底100接触的虚设区中的字线切割区WLC时，很可能会在多个栅电极(例如，地选择线GSLa和GSLb、多条字线WL1a至Wlna以及WL1b至WLnb或串选择线SSLa和SSLb)中出现缺陷。在邻近页缓冲器530的根据一些实施例的非易失性存储器件的一些实施例中，在多个沟道结构CS未连接到位线140的虚设区中，通过形成如图25中所示的沿第三方向Z与衬底100间隔开的字线切割区WLC，可以减小出现缺陷的可能性。
参考图26，与根据一些实施例的图25的非易失性存储器件不同，还可以包括围绕多个栅电极(例如，地选择线GSLa和GSLb、多条字线WL1a至Wlna以及WL1b至WLnb或串选择线SSLa和SSLb)的上表面、下表面和侧壁中的一些的阻挡绝缘膜600。由于与阻挡绝缘膜600有关的说明与图10中的说明相同，因此将不提供该说明。
图28是沿图7的线B-B’截取的另一示例截面图。
参考图28，与图27不同，提供了COP结构。在COP结构的说明中，将省略图23和图25的说明的重复内容。
根据一些实施例的外围电路结构PS可以包括：单元阵列510、行解码器520、页缓冲器530、输入/输出电路540、控制逻辑器件550、以及电压产生器560(包括上面在图27中说明的根据一些实施例的非易失性存储器件)。
在结束详细描述时，本领域技术人员将理解，可以对优选实施例做出许多变化和修改，而基本上不脱离本发明构思的原理。因此，所公开的本发明构思的优选实施例仅用于一般性和描述性意义，而不是用于限制的目的。

Claims (20)

1.一种非易失性存储器件，包括：
衬底；
模结构，包括在所述衬底上沿第一方向交替堆叠的第一绝缘图案和多个栅电极；以及
字线切割区，所述字线切割区沿与所述第一方向不同的第二方向延伸并且切割所述模结构，
其中，所述字线切割区包括公共源极线，并且
所述公共源极线包括沿所述第二方向延伸的第二绝缘图案、以及沿所述第二方向延伸并且与所述第二绝缘图案和沿所述第二方向的截面接触的导电图案。
2.根据权利要求1所述的非易失性存储器件，其中，所述模结构包括单元阵列区、以及具有阶梯结构的扩展区，并且
所述第二绝缘图案在所述模结构的所述扩展区中。
3.根据权利要求2所述的非易失性存储器件，其中，所述模结构的所述单元阵列区在所述导电图案中。
4.根据权利要求1所述的非易失性存储器件，其中，所述第二绝缘图案包括沿所述第二方向间隔开的第一子绝缘图案和第二子绝缘图案，并且
所述多个栅电极中的围绕所述第一子绝缘图案和所述第二子绝缘图案的栅电极具有H形。
5.根据权利要求1所述的非易失性存储器件，其中，所述第二绝缘图案包括气隙。
6.根据权利要求1所述的非易失性存储器件，其中，包括电连接到所述模结构的外围电路元件的外围电路结构在所述衬底下方。
7.根据权利要求1所述的非易失性存储器件，其中，所述第二绝缘图案包括非晶碳层ACL。
8.根据权利要求1所述的非易失性存储器件，其中，所述第二绝缘图案包括旋涂硬掩膜SOH。
9.一种非易失性存储器件，包括：
衬底；
模结构，包括沿第一方向在所述衬底上交替堆叠的第一绝缘图案和多个栅电极；
多个沟道结构，穿透所述模结构；
多个焊盘电极，电连接到所述多个沟道结构以提供电压；以及
多个字线切割区，所述多个字线切割区沿与所述第一方向不同的第二方向延伸并且切割所述模结构，
其中，所述多个字线切割区中的每一个包括公共源极线，
所述公共源极线中的每一条包括沿所述第二方向延伸的第二绝缘图案、以及沿所述第二方向延伸并且与所述第二绝缘图案和沿所述第二方向的截面接触的导电图案，并且
所述公共源极线中的至少一条沿所述第一方向的最下部在所述第一方向上与所述多个栅电极中堆叠在沿所述第一方向的最下部处的栅电极间隔开。
10.根据权利要求9所述的非易失性存储器件，其中，所述模结构包括单元阵列区、以及具有阶梯结构的扩展区，
所述第二绝缘图案在所述模结构的所述扩展区中。
11.根据权利要求10所述的非易失性存储器件，其中，所述模结构的所述单元阵列区在所述导电图案中。
12.根据权利要求9所述的非易失性存储器件，其中，所述第二绝缘图案包括沿所述第二方向间隔开的第一子绝缘图案和第二子绝缘图案，并且
围绕所述第一子绝缘图案和所述第二子绝缘图案的栅电极具有H形。
13.根据权利要求9所述的非易失性存储器件，其中，所述第二绝缘图案包括气隙。
14.根据权利要求9所述的非易失性存储器件，其中，所述第二绝缘图案包括非晶碳层。
15.根据权利要求9所述的非易失性存储器件，其中，所述第二绝缘图案包括旋涂硬掩膜。
16.根据权利要求9所述的非易失性存储器件，其中，所述公共源极线中的至少一条邻近所述多个焊盘电极。
17.一种非易失性存储器件，包括：
衬底；
模结构，包括沿第一方向在所述衬底上交替堆叠的第一绝缘图案和多个栅电极；
多个沟道结构，穿透所述模结构，所述多个沟道结构中的每一个在最下级处包括第一半导体图案、用于暴露所述第一半导体图案的信息存储膜、沿所述信息存储膜和所述第一半导体图案的第二半导体图案、所述第二半导体图案中的填充图案、以及所述信息存储膜、所述第二半导体图案和所述填充图案上的沟道焊盘；
字线切割区，所述字线切割区沿与所述第一方向不同的第二方向延伸并且切割所述模结构，所述字线切割区包括公共源极线间隔件和所述公共源极线间隔件内部的公共源极线，所述公共源极线间隔件沿所述字线切割区的侧壁并且暴露所述衬底，所述公共源极线包括沿所述第二方向延伸的第二绝缘图案、以及沿所述第二方向延伸并且与所述第二绝缘图案和沿所述第二方向的截面接触的导电图案；
第一层间绝缘膜，所述第一层间绝缘膜在所述模结构上并且围绕所述多个沟道结构中的至少一些沟道结构和所述字线切割区的至少一部分；
位线接触部，在所述沟道焊盘上；
第二层间绝缘膜，围绕所述位线接触部；以及
位线，形成在所述第二层间绝缘膜上并且电连接到所述位线接触部。
18.根据权利要求17所述的非易失性存储器件，其中，所述第二绝缘图案包括气隙。
19.根据权利要求17所述的非易失性存储器件，其中，所述第二绝缘图案包括非晶碳层。
20.根据权利要求17所述的非易失性存储器件，其中，所述第二绝缘图案包括旋涂硬掩膜。
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