KR20210131638A - 분리 절연층을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 관통 전극 영역을 포함하고; 제1 게이트 전극들, 절연층들 및 몰드층들을 포함하는 기판 상의 메모리 스택; 상기 제1 게이트 전극들을 수직으로 관통하는 채널 구조체; 상기 몰드층들을 수직으로 관통하는 관통 전극; 상기 메모리 스택을 수직으로 관통하며 제1 수평 방향으로 연장되는 제1 분리 절연층들; 및 상기 제1 게이트 전극들과 상기 관통 전극 영역 사이에 배치되고 상기 제2 수평 방향으로 연장되며 상기 제1 게이트 전극들을 수직으로 관통하는 제2 분리 절연층을 포함한다. 평면도에서, 상기 제2 분리 절연층은 상기 제1 분리 절연층들과 교차한다.

Description

분리 절연층을 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING ISOLATION INSULATING LAYERS}
본 개시의 기술적 사상은 분리 절연층을 갖는 반도체 소자에 관한 것이다.
전자 제품의 경박단소화 및 고집적화를 위해 멀티 스택 구조를 가지는 3차원 비휘발성 메모리 장치가 제안된 바 있다. 비휘발성 메모리 장치는 게이트 전극들 및 관통 전극을 포함한다. 이 기술에서, 게이트 전극들의 단락이 문제된다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 제1 분리 절연층과 교차하는 제2 분리 절연층을 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 관통 전극 영역을 포함하고; 제1 게이트 전극들, 절연층들 및 몰드층들을 포함하는 상기 기판 상의 메모리 스택, 상기 제1 게이트 전극들 및 상기 절연층들은 순차적으로 적층되며 상기 몰드층들은 절연 물질을 포함하며 상기 관통 전극 영역 내에서 상기 제1 게이트 전극들과 동일한 레벨에 배치되며; 상기 셀 어레이 영역 내에서 상기 제1 게이트 전극들을 수직으로 관통하는 채널 구조체; 상기 관통 전극 영역 내에서 상기 몰드층들을 수직으로 관통하는 관통 전극; 상기 메모리 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 제1 분리 절연층들; 및 상기 채널 구조체와 상기 관통 전극 영역 사이에 배치되고 상기 제2 수평 방향으로 연장되며 상기 제1 게이트 전극들을 수직으로 관통하는 제2 분리 절연층을 포함할 수 있다. 평면도에서, 상기 제2 분리 절연층은 상기 제1 분리 절연층들과 교차할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 관통 전극 영역을 포함하고; 제1 게이트 전극들, 절연층들 및 몰드층들을 포함하는 상기 기판 상의 메모리 스택, 상기 제1 게이트 전극들 및 상기 절연층들은 순차적으로 적층되며 상기 몰드층들은 절연 물질을 포함하며 상기 관통 전극 영역 내에서 상기 제1 게이트 전극들과 동일한 레벨에 배치되며; 상기 셀 어레이 영역 내에서 상기 제1 게이트 전극들을 수직으로 관통하는 채널 구조체; 상기 관통 전극 영역 내에서 상기 몰드층들을 수직으로 관통하는 관통 전극; 상기 메모리 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 제1 분리 절연층들; 및 상기 채널 구조체와 상기 관통 전극 영역 사이에 배치되고 상기 제2 수평 방향으로 연장되며 상기 메모리 스택을 수직으로 관통하는 복수의 제2 분리 절연층을 포함할 수 있다. 평면도에서, 상기 복수의 제2 분리 절연층은 상기 제1 수평 방향으로 서로 이격되며 상기 제1 분리 절연층들과 교차할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판; 상기 연장 영역은 관통 전극 영역을 포함하고; 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상의 메모리 스택, 상기 메모리 스택은 순차적으로 적층되는 제1 게이트 전극들 및 몰드층들, 및 상기 제1 게이트 전극들과 동일한 레벨에 위치하는 제2 게이트 전극들을 포함하고; 상기 셀 어레이 영역 내에서 상기 제1 게이트 전극들을 수직으로 관통하는 채널 구조체; 상기 연장 영역 내에서 상기 제1 게이트 전극들을 수직으로 관통하는 더미 채널 구조체들; 상기 관통 전극 영역 내에서 상기 몰드층들을 수직으로 관통하는 관통 전극; 상기 메모리 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 제1 분리 절연층들; 및 상기 채널 구조체와 상기 관통 전극 영역 사이에 배치되고 상기 제2 수평 방향으로 연장되며 상기 제1 게이트 전극들을 수직으로 관통하는 제2 분리 절연층을 포함할 수 있다. 평면도에서, 상기 제2 분리 절연층은 상기 제1 분리 절연층들과 교차하고 상기 더미 채널 구조체들 사이에 배치될 수 있다. 상기 제2 분리 절연층은 상기 제1 게이트 전극들과 상기 제2 게이트 전극들을 전기적 및 공간적으로 분리할 수 있다.
본 개시의 실시예들에 따르면 제1 분리 절연층과 교차하는 제2 분리 절연층은 관통 전극 영역을 셀 어레이 영역과 전기적으로 절연하여 워드 라인 브리징에 관계 없이 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 레이아웃이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I', II-II'을 따른 수직 단면도들이다.
도 3은 도 1에 도시된 반도체 소자의 선 III-III'을 따른 수직 단면도이다.
도 4 및 도 5는 일 실시예에 따른 반도체 소자의 선 IV-IV' 및 V-V'을 따른 수직 단면도들이다.
도 6 및 도 8은 일 실시예에 따른 반도체 소자의 일부 확대도들이다.
도 9는 일 실시예에 따른 반도체 소자의 선 III-III'을 따른 수직 단면도이다.
도 10 및 도 11은 일 실시예에 따른 반도체 소자의 선 I-I', II-II', 및 III-III'을 따른 수직 단면도들이다.
도 12 내지 도 14는 일 실시예에 따른 반도체 소자의 선 III-III'을 따른 수직 단면도들이다.
도 15는 일 실시예에 따른 반도체 소자의 레이아웃이다.
도 16은 도 15에 도시된 반도체 소자의 선 VI-VI'을 따른 수직단면도이다.
도 17 및 도 18은 일 실시예에 따른 반도체 소자의 선 VI-VI'을 따른 수직 단면도들이다.
도 19 및 도 20은 일 실시예에 따른 반도체 소자의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
도 21 내지 도 35는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도들 및 수직 단면도들이다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 레이아웃이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I', II-II'을 따른 수직 단면도들이다. 도 3은 도 1에 도시된 반도체 소자의 선 III-III'을 따른 수직 단면도이다. 본 개시의 실시예들에 따른 메모리 장치는 3D-NAND와 같은 플래시 메모리(flash memory)를 포함할 수 있다.
도 1, 도 2 및 도 3을 참조하면, 반도체 소자(100a)는 셀 어레이 영역(CA) 및 연장 영역(EA)을 포함할 수 있다. 연장 영역(EA)은 패드 영역들(PA) 및 패드 영역들(PA) 사이의 관통 전극 영역(TA)을 포함할 수 있다.
반도체 소자(100a)는 셀 어레이 영역(CA) 내에 배치된 채널 구조체들(CS), 관통 전극 영역(TA) 내에 배치된 관통 전극들(150), 및 연장 영역(EA) 내에 배치된 더미 채널 구조체들(DCS) 및 게이트 콘택들(160)을 포함할 수 있다.
반도체 소자(100a)는 셀 어레이 영역(CA)은 내에 배치된 채널 구조체들(CS)을 포함할 수 있다.
반도체 소자(100a)는 셀 어레이 영역(CA) 및 연장 영역(EA)에 걸쳐 제1 수평 방향(x)을 따라 연장하는 제1 분리 절연층들(WLC1)을 더 포함할 수 있다. 제1 분리 절연층들(WLC1)은 메모리 블록들(BLK)을 정의할 수 있다. 예를 들어, 제1 분리 절연층(WLC1)은 메모리 블록들(BLK) 사이에 배치될 수 있다. 더미 분리 절연층들(DWLC)은 제1 분리 절연층들(WLC1) 사이에 배치될 수 있으며, 제1 수평 방향(x)을 따라 연장될 수 있다.
반도체 소자(100a)는 주변 회로 구조체(PS), 메모리 스택(111), 채널 구조체(CS), 관통 전극(150) 및 게이트 콘택(160)을 포함할 수 있다. 본 개시의 반도체 소자(100a)는 COP(cell over peripheral) 구조를 가질 수 있다. 예를 들어, 주변 회로 구조체(PS)는 메모리 스택(111)의 하부에 배치될 수 있다. 주변 회로 구조체(PS)는 기판(10) 상에 형성될 수 있으며, 소자 분리층(12), 불순물 영역(14), 트랜지스터(20), 콘택 플러그(30), 주변 회로 배선(32) 및 주변 절연층(34)을 포함할 수 있다.
소자 분리층(12) 및 불순물 영역(14)은 기판(10)의 상면에 배치될 수 있다. 트랜지스터(20), 콘택 플러그(30) 및 주변 회로 배선(32)은 기판(10) 상에 배치될 수 있다. 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 일 실시예에서, 기판(10)은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다.
불순물 영역(14)은 트랜지스터(20)와 인접하게 배치될 수 있다. 주변 절연층(34)은 트랜지스터(20) 및 콘택 플러그(30)를 덮을 수 있다. 콘택 플러그(30)는 불순물 영역(14)과 전기적으로 연결될 수 있다. 주변 회로 배선(32)은 콘택 플러그(30)와 연결될 수 있다.
반도체 소자(100a)는 주변 회로 구조체(PS) 상에 배치된 하부 도전층(40), 연결 도전층(43), 서포터(44), 및 매립 절연층(46)을 포함할 수 있다. 하부 도전층(40)은 주변 절연층(34) 상에 배치될 수 있다. 일 실시예에서, 하부 도전층(40)은 도핑된 폴리실리콘을 포함할 수 있다. 연결 도전층(43)은 셀 어레이 영역(CA) 내에서 하부 도전층(40) 상에 배치될 수 있다. 서포터(44)는 셀 어레이 영역(CA) 내에서 연결 도전층(43)을 덮을 수 있으며, 연장 영역(EA) 내에서 하부 도전층(40)의 상면과 접할 수 있다. 매립 절연층(46)은 연장 영역(EA) 내에 배치될 수 있다. 예를 들어, 매립 절연층(46)은 관통 전극 영역(TA) 내에 배치될 수 있으며, 하부 도전층(40) 및 서포터(44)를 관통하여 주변 회로 구조체(PS)와 접할 수 있다.
메모리 스택(111)은 서포터(44) 상에 배치될 수 있다. 메모리 스택(111)은 절연층들(112) 및 제1 게이트 전극들(MG1), 제2 게이트 전극들(MG2) 및 몰드층들(114)을 포함할 수 있다. 절연층들(112)은 제1 게이트 전극들(MG1) 사이에 배치될 수 있으며, 또한 제2 게이트 전극들(MG2) 사이에 배치될 수 있다. 제1 게이트 전극들(MG1) 및 제2 게이트 전극들(MG2)은 몰드층(114)을 치환하여 형성될 수 있다. 몰드층들(114)은 연장 영역(EA) 내에 배치될 수 있다. 예를 들어, 몰드층들(114)은 관통 전극 영역(TA) 내에 배치될 수 있으며, 대응하는 제2 게이트 전극(MG2)과 동일한 레벨에 위치할 수 있다. 메모리 스택(111)의 하부에 배치된 제1 게이트 전극들(MG1) 중 적어도 하나는 접지 선택 라인(ground selection line; GSL)일 수 있다. 메모리 스택(111)의 상부에 배치된 제1 게이트 전극들(MG1) 중 적어도 하나는 스트링 선택 라인(string selection line; SSL) 또는 드레인 선택 라인(drain selection line; DSL)일 수 있다. 일 실시예에서, 절연층들(112)은 실리콘 산화물을 포함할 수 있다. 제1 게이트 전극들(MG1) 및 제2 게이트 전극들(MG2)은 텅스텐을 포함할 수 있다.
반도체 소자(100a)는 연장 영역(EA) 내의 제2 분리 절연층(WLC2)을 포함할 수 있다. 평면도에서, 제2 분리 절연층(WLC2)은 제1 분리 절연층들(WLC1)과 교차하며 제2 수평 방향(y)으로 연장될 수 있다. 제2 분리 절연층(WLC2)은 제1 분리 절연층들(WLC1)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 분리 절연층(WLC2)은 제1 분리 절연층들(WLC1)과 물질적으로 연속할 수 있다. 제2 분리 절연층(WLC2)은 더미 채널 구조체들(DCS)과 수직으로 오버랩되지 않을 수 있다. 예를 들어, 제2 분리 절연층(WLC2)은 더미 채널 구조체들(DCS) 사이에 배치될 수 있다. 종단면도에서, 제2 분리 절연층(WLC2)은 셀 어레이 영역(CA)과 관통 전극 영역(TA) 사이에 배치될 수 있으며 메모리 스택(111)을 수직으로 관통할 수 있다. 제2 게이트 전극들(MG2)의 일부는 제2 분리 절연층(WLC2)과 관통 전극 영역(TA) 사이에 배치될 수 있다. 예를 들어, 제2 게이트 전극들(MG2)은 몰드층들(114)과 제2 분리 절연층(WLC2) 사이를 채울 수 있다. 제2 게이트 전극들(MG2)과 몰드층들(114) 사이의 계면들은 제2 분리 절연층(WLC2)과 관통 전극(150) 사이에 위치할 수 있다. 제2 분리 절연층(WLC2)은 제1 게이트 전극들(MG1)과 제2 게이트 전극들(MG2) 사이에 배치될 수 있다. 제2 게이트 전극들(MG2)은 제2 분리 절연층(WLC2)에 의해 제1 게이트 전극들(MG1)과 공간적 및 전기적으로 분리될 수 있다. 즉, 제2 분리 절연층(WLC2)은 제1 게이트 전극들(MG1)을 제2 게이트 전극들(MG2)로부터 전기적으로 절연시킬 수 있다. 제2 분리 절연층(WLC2)의 상면은 제1 분리 절연층(WLC1)의 상면과 동일한 레벨에 위치할 수 있다. 일 실시예에서, 제2 분리 절연층(WLC2)의 하면은 제1 분리 절연층(WLC1)의 하면과 동일한 레벨에 위치할 수 있다. 그러나 이에 제한되지 않는다.
메모리 스택(111)은 연장 영역(EA) 내에서 계단 구조를 가질 수 있다. 층간 절연층(116)은 메모리 스택(111)의 계단 구조를 덮을 수 있다.
채널 구조체들(CS)은 셀 어레이 영역(CA) 내에서 연결 도전층(43), 서포터(44), 및 메모리 스택(111)을 관통하여 수직 방향으로 연장될 수 있다. 채널 구조체들(CS)은 연결 도전층(43)과 전기적으로 연결될 수 있다.
도전성 패드들(134)은 채널 구조체들(CS) 상에 배치될 수 있다. 더미 채널 구조체(DCS)는 제2 연장 영역(EA) 내에 배치될 수 있다. 더미 채널 구조체(DCS)는 채널 구조체(CS)와 동일하거나 유사한 구성을 포함할 수 있다.
반도체 소자(100a)는 메모리 스택(111) 및 층간 절연층(116) 상에 배치된 제1 상부 절연층(140) 및 제2 상부 절연층(142)을 포함할 수 있다. 제2 상부 절연층(142)은 제1 상부 절연층(140) 상에 배치될 수 있다. 제1 분리 절연층(WLC1)은 제1 상부 절연층(140), 메모리 스택(111), 서포터(44), 및 연결 도전층(43)을 수직으로 관통할 수 있다. 비트 라인 플러그(144)는 제1 상부 절연층(140) 및 제2 상부 절연층(142)을 관통하여 도전성 패드(134)에 연결될 수 있다. 비트 라인(146)은 제2 상부 절연층(142) 상에 배치될 수 있으며, 비트 라인 플러그(144)에 연결될 수 있다.
반도체 소자(100a)는 관통 전극(150)은 관통 전극 영역(TA) 내에 배치된 관통 전극(150)을 포함할 수 있다. 관통 전극(150)은 매립 절연층(46), 메모리 스택(111), 및 층간 절연층(116)을 수직으로 관통할 수 있다. 연결 배선(152)은 관통 전극(150) 상에 배치될 수 있다. 관통 전극(150)은 주변 회로 구조체(PS)의 주변 회로 배선(32)을 연결 배선(152)과 전기적으로 연결시킬 수 있다.
반도체 소자(100a)는 연장 영역(EA) 내에 배치된 게이트 콘택들(160)을 포함할 수 있다. 게이트 콘택들(160)은 더미 채널 구조체들(DCS) 사이에 배치될 수 있으며 텅스텐을 포함할 수 있다.
도 4 및 도 5는 일 실시예에 따른 반도체 소자의 선 IV-IV' 및 V-V'을 따른 수직 단면도들이다.
도 4 및 도 5를 참조하면, 반도체 소자(100b)는 제1 분리 절연층(WLC1)과 교차하는 제2 분리 절연층(WLC2)을 포함할 수 있다. 제1 분리 절연층(WLC1) 및 제2 분리 절연층(WLC2)은 이방성 식각 공정에 의해 형성된 트렌치 내부를 채워 형성될 수 있다. 상기 식각 공정에서 교차점(CP)은 제1 분리 절연층(WLC1) 및 제2 분리 절연층(WLC2)보다 깊게 형성될 수 있다. 예를 들어, 교차점(CP)의 하면은 제1 분리 절연층(WLC1)의 하면 및 제2 분리 절연층(WLC2)의 하면 보다 낮은 레벨에 위치할 수 있다.
도 6 및 도 8은 일 실시예에 따른 반도체 소자의 일부 확대도들이다.
도 6을 참조하면, 반도체 소자(100c)는 제1 분리 절연층(WLC1)과 교차하는 제2 분리 절연층(WLC2)을 포함할 수 있다. 일 실시예에서, 제1 분리 절연층(WLC1)과 제2 분리 절연층(WLC2)의 교차점(CP)은 돌출부(CP1)를 포함할 수 있다. 예를 들어, 돌출부(CP1)는 교차점(CP)에서 제2 수평 방향(y)으로 볼록하게 형성될 수 있다.
도 7을 참조하면, 반도체 소자(100d)는 제1 분리 절연층(WLC1)과 교차하는 제2 분리 절연층(WLC2)을 포함할 수 있다. 일 실시예에서, 제1 분리 절연층(WLC1)과 제2 분리 절연층(WLC2)의 교차점(CP)은 함몰부(CP2)를 포함할 수 있다. 예를 들어, 함몰부(CP2)는 교차점(CP)에서 제2 수평 방향(y)으로 오목하게 형성될 수 있다.
도 8을 참조하면, 반도체 소자(100e)는 제1 더미 채널 구조체(DCS1), 제2 더미 채널 구조체(DCS2) 및 제3 더미 채널 구조체(DCS3)를 포함할 수 있다. 제1 더미 채널 구조체(DCS1)와 제2 더미 채널 구조체(DCS2)는 제2 분리 절연층(WLC2)을 사이에 두고 제1 수평 방향(x)으로 이격될 수 있다. 제1 더미 채널 구조체(DCS1)와 제3 더미 채널 구조체(DCS3)는 제1 분리 절연층(WLC1)을 사이에 두고 제2 수평 방향(y)으로 이격될 수 있다. 제1 더미 채널 구조체(DCS1)는 제2 더미 채널 구조체(DCS2)와 같은 메모리 블록(BLK)에 배치될 수 있으며, 제3 더미 채널 구조체(DCS3)는 제1 더미 채널 구조체(DCS1)와 다른 메모리 블록(BLK)에 배치될 수 있다.
제1 더미 채널 구조체(DCS1), 제2 더미 채널 구조체(DCS2) 및 제3 더미 채널 구조체(DCS3)는 제1 분리 절연층(WLC1) 및 제2 분리 절연층(WLC2) 형성 전에 형성될 수 있으며, 일정한 패턴으로 배치될 수 있다. 예를 들어, 제1 더미 채널 구조체(DCS1)는 제2 더미 채널 구조체(DCS2)와 제1 수평 방향(x)으로 정렬되도록 배치될 수 있으며, 제3 더미 채널 구조체(DCS3)와 제2 수평 방향(y)으로 정렬되도록 배치될 수 있다 도 3을 더 참조하면, 메모리 스택(111)은 셀 어레이 영역(CA)과 가까운 패드 영역(PA) 부분이 및 관통 전극 영역(TA) 부분보다 무거울 수 있다. 예를 들어, 셀 어레이 영역(CA)과 가까운 패드 영역(PA)에서 메모리 스택(111)은 제1 게이트 전극들(MG1)을 포함할 수 있으며, 관통 전극 영역(TA)에서 메모리 스택(111)은 제2 게이트 전극들(MG2) 및 몰드층들(114)을 포함할 수 있다. 따라서, 제1 게이트 전극들(MG1) 및 제2 게이트 전극들(MG2)이 형성된 후 더미 채널 구조체(DCS)가 제2 분리 절연층(WLC2)의 반대편으로 이동할 수 있다. 예를 들어, 제1 더미 채널 구조체(DCS1)는 제3 더미 채널 구조체(DCS3)와 제2 수평 방향(y)으로 정렬되지 않을 수 있다. 제2 분리 절연층(WLC2)과 제1 더미 채널 구조체(DCS1) 사이의 수평 거리는 제2 분리 절연층(WLC2)과 제2 더미 채널 구조체(DCS2) 사이의 수평 거리보다 클 수 있다.
도 9는 일 실시예에 따른 반도체 소자의 선 III-III'을 따른 수직 단면도이다.
도 9를 참조하면, 반도체 소자(100f)는 메모리 스택(111)을 관통하는 제2 분리 절연층(WLC2)을 포함할 수 있다. 일 실시예에서, 제2 분리 절연층(WLC2)의 깊이는 제1 분리 절연층(WLC1)의 깊이보다 작을 수 있다. 도 2를 참조하면, 제1 분리 절연층(WLC1)은 연결 도전층(43), 서포터(44) 및 메모리 스택(111)을 완전히 관통할 수 있다. 그러나, 제2 분리 절연층(WLC2)은 메모리 스택(111)을 관통하나 서포터(44)를 완전히 관통하지 않을 수 있다. 즉, 제2 분리 절연층(WLC2)의 하면은 제1 분리 절연층(WLC1)의 하면 보다 높은 레벨에 위치할 수 있다.
도 10 및 도 11은 일 실시예에 따른 반도체 소자의 선 I-I', II-II', 및 III-III'을 따른 수직 단면도들이다.
도 10 및 도 11을 참조하면, 반도체 소자(100g)는 메모리 스택(111)을 관통하는 제1 분리 절연층(WLC1) 및 제2 분리 절연층(WLC2)을 포함할 수 있다. 제2 분리 절연층(WLC2)은 제1 분리 절연층(WLC1)과 동일한 물질을 포함할 수 있다. 일 실시예에서, 제1 분리 절연층(WLC1)과 제2 분리 절연층(WLC2)은 충전 물질 및 그 충전 물질을 둘러싸는 절연층을 포함할 수 있다. 상기 충전 물질은 금속, 금속 질화물, 금속 실리사이드, 금속 산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있으며, 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 충전 물질은 텅스텐을 포함할 수 있으며, 상기 절연층은 실리콘 산화물을 포함할 수 있다.
도 12 내지 도 14는 일 실시예에 따른 반도체 소자의 선 III-III'을 따른 수직 단면도들이다.
도 12를 참조하면, 반도체 소자(100h)는 메모리 스택(111)을 수직으로 관통하는 제2 분리 절연층(WLC2)을 포함할 수 있다. 일 실시예에서, 제2 분리 절연층(WLC2)은 테이퍼 형상을 가질 수 있다. 예를 들어, 제2 분리 절연층(WLC2)의 수평 폭은 상부에서 아래로 갈수록 작아질 수 있다. 몰드층들(114)과 제2 분리 절연층(WLC2) 사이에 배치되는 제2 게이트 전극들(MG2)의 크기는 서로 다를 수 있다. 예를 들어, 제2 게이트 전극들(MG2) 중 상대적으로 상부에 위치하는 것은 제2 게이트 전극들(MG2) 중 상대적으로 하부에 위치하는 것 보다 큰 수평 폭을 가질 수 있다.
도 13을 참조하면, 반도체 소자(100i)는 연결 도전층(43), 서포터(44), 및 메모리 스택(111)을 수직으로 관통하는 제2 분리 절연층(WLC2)을 포함할 수 있다. 일 실시예에서, 연장 영역(EA) 내에 연결 도전층(43)이 하부 도전층(40) 및 서포터(44) 사이에 배치될 수 있다. 연결 도전층(43)은 더미 채널 구조체(DCS)와 연결될 수 있다. 상기 연결 도전층(43)은 도 2에 도시된 셀 어레이 영역(CA) 내의 연결 도전층(43)과는 연결되지 않을 수 있다.
도 14를 참조하면, 반도체 소자(100j)는 연결 도전층(43)과 동일한 레벨에 위치하는 연결 몰드층(42)을 포함할 수 있다. 연결 몰드층(42)은 보호층(42a), 보호층(42a)의 상면 및 하면에 배치되는 절연층(42b)을 포함할 수 있다. 연결 도전층(43)은 연결 몰드층(42)을 도전성 물질로 치환하여 형성될 수 있다. 그러나, 연장 영역(EA) 내에서 연결 몰드층(42)은 전부 치환되지 않을 수 있다. 따라서, 연장 영역(EA) 내에서, 연결 도전층(43)과 동일한 레벨에 연결 몰드층(42)이 배치될 수 있다. 도 14에 도시된 바와 같이, 더미 채널 구조체(DCS)는 연결 도전층(43)과 접할 수 있다. 그러나 이에 제한되지 않는다. 다른 실시예에서, 더미 채널 구조체(DCS)는 연결 몰드층(42)과 접할 수 있다.
도 15는 일 실시예에 따른 반도체 소자의 레이아웃이다. 도 16은 도 15에 도시된 반도체 소자의 선 VI-VI'을 따른 수직단면도이다.
도 15 및 도 16을 참조하면, 반도체 소자(100k)는 제1 분리 절연층들(WLC1)과 교차하는 제2 좌측 분리 절연층(WLC2a), 제2 중간 분리 절연층(WLC2b) 및 제2 우측 분리 절연층(WLC2c)을 포함할 수 있다. 평면도에서, 제2 좌측 분리 절연층(WLC2a), 제2 중간 분리 절연층(WLC2b) 및 제2 우측 분리 절연층(WLC2c)은 제2 수평 방향(y)으로 연장될 수 있으며, 제1 수평 방향(x)을 따라 서로 이격될 수 있다. 제2 좌측 분리 절연층(WLC2a)은 셀 어레이 영역(CA)과 가장 가까울 수 있으며, 제2 중간 분리 절연층(WLC2b)은 제2 좌측 분리 절연층(WLC2a)과 제2 우측 분리 절연층(WLC2c) 사이에 배치될 수 있다. 종단면도에서, 제2 좌측 분리 절연층(WLC2a), 제2 중간 분리 절연층(WLC2b) 및 제2 우측 분리 절연층(WLC2c)은 서포터(44) 및 메모리 스택(111)을 수직으로 관통할 수 있다. 더미 채널 구조체들(DCS)은 제2 좌측 분리 절연층(WLC2a), 제2 중간 분리 절연층(WLC2b) 및 제2 우측 분리 절연층(WLC2c) 사이에 배치될 수 있다.
메모리 스택(111)은 제1 게이트 전극들(MG1), 제2 게이트 전극들(MG2), 제3 게이트 전극들(MG3) 및 제4 게이트 전극들(MG4)을 포함할 수 있다. 제1 게이트 전극들(MG1)은 셀 어레이 영역(CA)으로부터 연장될 수 있다. 제2 게이트 전극들(MG2)은 제2 좌측 분리 절연층(WLC2a)과 제2 중간 분리 절연층(WLC2b) 사이에 배치될 수 있다. 제3 게이트 전극들(MG3)은 제2 중간 분리 절연층(WLC2b)과 제2 우측 분리 절연층(WLC2c) 사이에 배치될 수 있다. 제4 게이트 전극들(MG4)은 제2 우측 분리 절연층(WLC2c)과 관통 전극 영역(TA) 사이에 배치될 수 있다. 제2 좌측 분리 절연층(WLC2a)은 제1 게이트 전극들(MG1)과 제2 게이트 전극들(MG2)을 전기적 및 공간적으로 분리할 수 있다. 제2 중간 분리 절연층(WLC2b)은 제2 게이트 전극들(MG2)과 제3 게이트 전극들(MG3)을 전기적 및 공간적으로 분리할 수 있다. 제2 우측 분리 절연층(WLC2c)은 제3 게이트 전극들(MG3)과 제4 게이트 전극들(MG4)을 전기적 및 공간적으로 분리할 수 있다. 도 15에는 3개의 제2 분리 절연층들(WLC2a, WLC2b, WLC2c)이 도시되어 있으나, 이에 제한되지 않는다. 실시예들에서, 2개의 제2 분리 절연층들 또는 4개 이상의 제2 분리 절연층들이 배치될 수 있다.
도 17 및 도 18은 일 실시예에 따른 반도체 소자의 선 VI-VI'을 따른 수직 단면도들이다.
도 17을 참조하면, 반도체 소자(100l)는 제1 분리 절연층들(WLC1)과 교차하는 제2 좌측 분리 절연층(WLC2a), 제2 중간 분리 절연층(WLC2b) 및 제2 우측 분리 절연층(WLC2c)을 포함할 수 있다. 일 실시예에서, 제2 분리 절연층들(WLC2a, WLC2b, WLC2c)의 깊이는 다를 수 있다. 예를 들어, 제2 중간 분리 절연층(WLC2b)의 깊이는 제2 좌측 분리 절연층(WLC2a) 및 제2 우측 분리 절연층(WLC2c)의 깊이보다 클 수 있으며, 제2 중간 분리 절연층(WLC2b)의 하면은 제2 좌측 분리 절연층(WLC2a) 및 제2 우측 분리 절연층(WLC2c)의 하면보다 낮은 레벨에 위치할 수 있다.
도 18을 참조하면, 반도체 소자(100m)는 제1 분리 절연층들(WLC1)과 교차하는 제2 좌측 분리 절연층(WLC2a), 제2 중간 분리 절연층(WLC2b) 및 제2 우측 분리 절연층(WLC2c)을 포함할 수 있다. 제2 중간 분리 절연층(WLC2b)은 제2 좌측 분리 절연층(WLC2a) 및 제2 우측 분리 절연층(WLC2c) 보다 깊게 형성될 수 있다 예를 들어, 제2 중간 분리 절연층(WLC2b)은 메모리 스택(111)을 완전히 관통할 수 있으나, 제2 좌측 분리 절연층(WLC2a) 및 제2 우측 분리 절연층(WLC2c)은 메모리 스택(111)을 완전히 관통하지 않을 수 있다. 일부 제2 게이트 전극들(MG2)은 제1 게이트 전극들(MG1)과 연결될 수 있으며, 일부 제4 게이트 전극들(MG4)은 제3 게이트 전극들(MG3)과 연결될 수 있다. 그러나, 제2 중간 분리 절연층(WLC2b)은 제2 게이트 전극들(MG2)을 제3 게이트 전극들(MG3)과 전기적 및 공간적으로 분리할 수 있다. 따라서, 관통 전극 영역(TA)의 주변에서 워드 라인 브리징이 발생하더라도, 제1 게이트 전극(MG1)에 의한 메모리 셀의 동작은 영향 받지 않을 수 있다.
도 19 및 도 20은 일 실시예에 따른 반도체 소자의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
도 19 및 도 20을 참조하면, 반도체 소자(100n)는 관통 전극 영역(TA)에 배치되며 관통 전극(150)을 감싸는 관통 전극 절연층(118)을 포함할 수 있다. 관통 전극 절연층(118)은 메모리 스택(111)을 수직으로 관통할 수 있다. 예를 들어, 관통 전극 절연층(118)은 주변 회로 구조체(PS)의 상면으로부터 메모리 스택(111)의 상면까지 수직으로 연장할 수 있다. 관통 전극(150)은 관통 전극 절연층(118)을 수직으로 관통하여 주변 회로 구조체(PS)와 연결될 수 있다. 관통 전극 절연층(118)은 관통 전극을 제1 게이트 전극들(MG1) 및 제2 게이트 전극들(MG2)과 전기적으로 절연시킬 수 있다. 일 실시예에서, 관통 전극 절연층(118)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 21 내지 도 35는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도들 및 수직 단면도들이다. 도 21, 23, 25, 27, 31 및 33은 선 I-I' 및 II-II'을 따른 수직 단면도들이다. 도 22, 24, 26, 28, 32 및 34는 선 III-III'을 따른 수직 단면도들이다. 도 29 및 도 35는 각각 도 27 및 도 33의 일부 확대도들이다.
도 21 및 도 22를 참조하면, 기판(10), 주변 회로 구조체(PS), 하부 도전층(40), 연결 몰드층(42), 서포터(44), 및 매립 절연층(46)이 형성될 수 있다. 주변 회로 구조체(PS)는 소자 분리층(12), 불순물 영역(14), 트랜지스터(20), 콘택 플러그(30), 주변 회로 배선(32) 및 주변 절연층(34)을 포함할 수 있다. 소자 분리층(12) 및 불순물 영역(14)은 기판(10)의 상면에 형성될 수 있다. 일 실시예에서, 소자 분리층(12)은 실리콘 산화물, 실리콘 질화물과 같은 절연층을 포함할 수 있다. 불순물 영역(14)은 n형 불순물 또는 p형 불순물을 포함할 수 있다. 트랜지스터(20)는 불순물 영역(14)과 인접하게 배치될 수 있다. 주변 회로 배선(32)은 콘택 플러그(30) 상에 배치될 수 있으며, 콘택 플러그(30)를 통해 불순물 영역(14)과 연결될 수 있다. 주변 절연층(34)은 트랜지스터(20), 콘택 플러그(30) 및 주변 회로 배선(32)을 덮을 수 있다.
하부 도전층(40)은 주변 회로 구조체(PS) 상에 배치될 수 있다. 연결 몰드층(42)은 보호층(42a), 보호층(42a)의 상면 및 하면에 배치되는 절연층(42b)을 포함할 수 있다. 연결 몰드층(42)은 하부 도전층(40) 상에 배치될 수 있다. 연결 몰드층(42)은 하부 도전층(40) 상에 보호층(42a) 및 절연층(42b)을 형성한 후 하부 도전층(40)이 부분적으로 노출되도록 보호층(42a) 및 절연층(42b)을 식각하여 형성될 수 있다. 예를 들어, 연결 몰드층(42)은 셀 어레이 영역(CA)에 배치될 수 있으며 연장 영역(EA)에 배치되지 않을 수 있다. 일 실시예에서, 연결 몰드층(42)은 연장 영역(EA) 내에도 배치될 수 있다. 서포터(44)는 노출된 하부 도전층(40) 및 연결 몰드층(42)을 덮을 수 있다. 하부 도전층(40)은 금속, 금속 질화물, 금속 실리사이드, 금속 산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 하부 도전층(40)은 도핑된 폴리실리콘 층을 포함할 수 있다. 연결 몰드층(42)은 하부 도전층(40)과 식각 선택비를 갖는 물질을 포함할 수 있으며, 절연층(42b)은 보호층(42a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 절연층(42b)은 실리콘 산화물을 포함할 수 있으며, 보호층(42a)은 실리콘 질화물을 포함할 수 있다. 일 실시예에서, 서포터(44)는 폴리실리콘을 포함할 수 있다. 매립 절연층(46)은 관통 전극 영역(TA)에 배치될 수 있다. 매립 절연층(46)은 하부 도전층(40) 및 서포터(44)를 관통하여 주변 절연층(34)과 접할 수 있다. 일 실시예에서, 매립 절연층(46)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 매립 절연층(46)은 실리콘 산화물을 포함할 수 있다.
도 23 및 도 24를 참조하면, 몰드 스택(110)은 서포터(44) 상에 배치될 수 있다. 몰드 스택(110)은 교대로 적층되는 절연층들(112) 및 몰드층들(114)을 포함할 수 있다. 일 실시예에서, 절연층들(112)은 실리콘 산화물을 포함할 수 있으며, 몰드층들(114)은 실리콘 질화물을 포함할 수 있다.
도 25 및 도 26을 참조하면, 몰드 스택(110)은 연장 영역(EA)내에서 계단 구조를 갖도록 트리밍될 수 있다. 상기 계단 구조를 덮는 층간 절연층(116)이 형성될 수 있다. 층간 절연층(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 층간 절연층(116)은 실리콘 산화물을 포함할 수 있다.
도 27, 도 28 및 도 29를 참조하면, 채널 구조체들(CS) 및 더미 채널 구조체들(DCS)이 형성될 수 있다. 채널 구조체들(CS)은 셀 어레이 영역(CA) 내에 배치될 수 있으며 더미 채널 구조체들(DCS)은 연장 영역(EA) 내에 배치될 수 있다. 도 29를 더 참조하면, 채널 구조체(CS)는 정보 저장층(120), 채널층(130) 및 매립 절연 패턴(132)을 포함할 수 있다. 채널층(130)은 정보 저장층(120)의 내측에 배치되며, 매립 절연 패턴(132)은 채널층(130)의 내측에 배치될 수 있다. 정보 저장층(120)은 블로킹층(122), 전하 저장층(124) 및 터널 절연층(126)을 포함할 수 있다. 전하 저장층(124)은 블로킹층(122)의 내측에 배치되며, 터널 절연층(126)은 전하 저장층(124)의 내측에 배치될 수 있다. 일 실시예예서, 채널층(130)은 폴리실리콘을 포함할 수 있다. 매립 절연 패턴(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 블로킹층(122) 및 터널 절연층(126)은 실리콘 산화물을 포함할 수 있으며, 전하 저장층(124)은 실리콘 질화물을 포함할 수 있다. 더미 채널 구조체(DCS)는 채널 구조체(CS)와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 더미 채널 구조체(DCS)는 정보 저장층(120), 채널층(130) 및 매립 절연 패턴(132)을 포함할 수 있다.
도전성 패드(134)는 채널 구조체들(CS)의 상부에 배치될 수 있다. 도전성 패드(134)는 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
도 30, 도 31 및 도 32를 참조하면, 제1 상부 절연층(140), 제1 분리 트렌치(T1) 및 제2 분리 트렌치(T2)가 형성될 수 있다. 제1 상부 절연층(140)은 몰드 스택(110) 상에 배치될 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 제1 분리 트렌치(T1) 및 제2 분리 트렌치(T2)는 이방성 식각 공정에 의해 형성될 수 있으며, 몰드 스택(110)을 수직으로 관통할 수 있다. 제1 분리 트렌치(T1)는 셀 어레이 영역(CA) 및 연장 영역(EA)에서 제1 수평 방향(x)으로 연장될 수 있다. 제2 분리 트렌치(T2)는 제1 분리 트렌치(T1)와 교차할 수 있으며, 연장 영역(EA) 내에서 제2 수평 방향(y)으로 연장될 수 있다. 예를 들어, 제2 분리 트렌치(T2)는 관통 전극 영역(TA)과 더미 채널 구조체(DCS) 사이에서 제2 수평 방향(y)으로 연장될 수 있다. 제2 분리 트렌치(T2)는 제1 분리 트렌치(T1)와 일체로 형성될 수 있다. 제1 분리 트렌치(T1) 및 제2 분리 트렌치(T2)는 몰드 스택(110)의 몰드층들(114)을 노출시킬 수 있다. 일 실시예에서, 복수의 제2 분리 트렌치(T2)가 서로 제1 수평 방향(x)으로 이격되어 형성될 수 있다.
제1 분리 트렌치(T1)는 연결 몰드층(42)을 노출시킬 수 있으며, 연결 몰드층(42)은 선택적으로 제거될 수 있다. 연결 몰드층(42)을 제거하는 것은 등방성 식각 공정을 포함할 수 있다. 연결 몰드층(42)이 제거되어 하부 도전층(40)과 서포터(44) 사이에 개구부(OP)가 형성될 수 있으며, 채널 구조체(CS)가 부분적으로 노출될 수 있다. 연결 몰드층(42)을 제거 시, 몰드 스택(110)의 식각을 방지하기 위한 스페이서가 제1 분리 트렌치(T1) 및 제2 분리 트렌치(T2)의 측면에 형성될 수 있다.
도 30, 도 31 및 도 32에 도시된 바와 같이, 제2 분리 트렌치(T2)는 제1 분리 트렌치(T1)의 형성과 동일한 단계에서 형성되어 공정이 단순화 될 수 있다.
도 33, 도 34 및 도 35를 참고하면, 연결 도전층(43), 제1 게이트 전극들(MG1), 제2 게이트 전극들(MG2), 제1 분리 절연층(WLC1) 및 제2 분리 절연층(WLC2)이 형성될 수 있다. 연결 도전층(43)은 개구부(OP)의 내부를 채울 수 있다. 연결 도전층(43)을 형성하는 것은 정보 저장층(120)을 일부 식각하여 채널층(130)을 노출시키는 것 및 채널층(130)과 접하도록 개구부(OP) 내부에 도전 물질을 채우는 것을 포함할 수 있다. 연결 도전층(43)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 연결 도전층(43)은 폴리실리콘을 포함할 수 있다. 연결 도전층(43)은 정보 저장층(120)을 관통하여 채널층(130)의 측면에 접할 수 있다. 연결 도전층(43)이 채널층(130)과 접하는 부분은 수직 방향으로 연장될 수 있다.
제1 게이트 전극들(MG1) 및 제2 게이트 전극들(MG2)은 몰드층(114)을 제거한 후, 몰드층(114)이 제거된 공간에 형성될 수 있다. 일 실시예에서, 제1 게이트 전극들(MG1) 및 제2 게이트 전극들(MG2)은 텅스텐을 포함할 수 있다. 몰드층(114)을 제거하는 공정은 등방성 식각 공정을 포함할 수 있다. 예를 들어, 제1 분리 트렌치(T1) 및 제2 분리 트렌치(T2)에 의해 노출된 몰드층(114)의 일부분이 몰드 스택(110)의 안쪽을 향해 수평 방향으로 제거될 수 있다. 제1 게이트 전극들(MG1) 및 제2 게이트 전극들(MG2)은 절연층(112)과 교대로 배치될 수 있으며, 메모리 스택(111)을 구성할 수 있다. 연장 영역(EA) 내에서 몰드층(114)의 일부는 제거되지 않을 수 있다. 예를 들어, 관통 전극 영역(TA)을 둘러싼 영역에서 몰드층(114)은 제거되지 않을 수 있다.
제1 분리 절연층(WLC1)은 제1 분리 트렌치(T1) 내부에 형성될 수 있다. 제1 분리 절연층(WLC1)은 제1 상부 절연층(140), 메모리 스택(111), 서포터(44), 및 연결 도전층(43)을 수직으로 관통할 수 있다. 제1 분리 절연층(WLC1)은 셀 어레이 영역(CA) 및 연장 영역(EA)에 형성될 수 있다. 제2 분리 절연층(WLC2)은 제2 분리 트렌치(T2) 내부에 형성될 수 있다. 제2 분리 절연층(WLC2)은 제1 분리 절연층(WLC1)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 분리 절연층(WLC1) 및 제2 분리 절연층(WLC2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 제1 분리 절연층(WLC1) 및 제2 분리 절연층(WLC2)은 텅스텐을 포함할 수 있다.
도 34에 도시된 바와 같이, 제2 게이트 전극들(MG2)은 제2 분리 절연층(WLC2)과 관통 전극 영역(TA) 사이에 배치될 수 있다. 제2 게이트 전극들(MG2)은 제2 분리 절연층(WLC2)에 의해 제1 게이트 전극들(MG1)과 공간적 및 전기적으로 분리될 수 있다. 즉, 제2 분리 절연층(WLC2)은 제2 게이트 전극들(MG2)로부터 제1 게이트 전극들(MG1)을 전기적으로 절연시킬 수 있다. 따라서, 관통 전극 영역(TA)의 주변에서 제2 게이트 전극들(MG2) 사이에서 워드 라인 브리징이 발생하더라도, 제1 게이트 전극(MG1)에 의한 메모리 셀의 동작은 영향 받지 않을 수 있다.
다시 도 1, 도 2, 및 도 3을 참조하면, 제2 상부 절연층(142), 비트 라인 플러그(144), 비트 라인(146), 관통 전극(150) 및 연결 배선(152)이 형성될 수 있다. 제2 상부 절연층(142)은 제1 상부 절연층(140) 상에 형성될 수 있다. 비트 라인 플러그(144)는 제1 상부 절연층(140) 및 제2 상부 절연층(142)을 관통하여 형성될 수 있다. 비트 라인(146)은 제2 상부 절연층(142) 상에 형성될 수 있으며, 비트 라인 플러그(144)와 연결될 수 있다.
관통 전극(150)은 관통 전극 영역(TA)내에 형성될 수 있다. 관통 전극(150)은 매립 절연층(46), 메모리 스택(111), 층간 절연층(116), 제1 상부 절연층(140) 및 제2 상부 절연층(142)을 수직으로 관통할 수 있으며, 주변 회로 배선(32)과 연결될 수 있다. 연결 배선(152)은 제2 상부 절연층(142) 상에 형성될 수 있다. 연결 배선(152)은 관통 전극(150)을 통해 주변 회로 배선(32)과 전기적으로 연결될 수 있다.
제1 상부 절연층(140) 및 제2 상부 절연층(142)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 비트 라인 플러그(144), 비트 라인(146), 관통 전극(150) 및 연결 배선(152)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본 또는 이들의 조합을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 110 : 몰드 스택
111 : 메모리 스택 112 : 절연층
114 : 몰드층 140 : 제1 상부 절연층
142 : 제2 상부 절연층 144 : 비트 라인 플러그
146 : 비트 라인 150 : 관통 전극
152 : 연결 배선 160 : 게이트 콘택
CA : 셀 어레이 영역 EA : 연장 영역 PS : 주변 회로 구조체 CS : 채널 구조체
MG1 : 제1 게이트 전극 MG2 : 제2 게이트 전극
WLC1 : 제1 분리 절연층 DWLC : 더미 분리 절연층
DCS : 더미 채널 구조체 WLC2 : 제2 분리 절연층

Claims (10)

  1. 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 관통 전극 영역을 포함하고;
    제1 게이트 전극들, 절연층들 및 몰드층들을 포함하는 상기 기판 상의 메모리 스택, 상기 제1 게이트 전극들 및 상기 절연층들은 순차적으로 적층되며 상기 몰드층들은 절연 물질을 포함하며 상기 관통 전극 영역 내에서 상기 제1 게이트 전극들과 동일한 레벨에 배치되며;
    상기 셀 어레이 영역 내에서 상기 제1 게이트 전극들을 수직으로 관통하는 채널 구조체;
    상기 관통 전극 영역 내에서 상기 몰드층들을 수직으로 관통하는 관통 전극;
    상기 메모리 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 제1 분리 절연층들; 및
    상기 채널 구조체와 상기 관통 전극 영역 사이에 배치되고 상기 제2 수평 방향으로 연장되며 상기 제1 게이트 전극들을 수직으로 관통하는 제2 분리 절연층을 포함하며,
    평면도에서, 상기 제2 분리 절연층은 상기 제1 분리 절연층들과 교차하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 분리 절연층의 상면은 상기 제2 분리 절연층의 상면과 공면을 이루는 반도체 소자.
  3. 제1항에 있어서,
    상기 메모리 스택은 상기 제2 분리 절연층과 상기 관통 전극 사이에서 상기 제1 게이트 전극들과 동일한 레벨에 배치되는 제2 게이트 전극들을 더 포함하며,
    상기 제2 분리 절연층은 상기 제1 게이트 전극들과 상기 제2 게이트 전극들을 전기적 및 공간적으로 분리하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 게이트 전극들은 상기 몰드층들과 상기 제2 분리 절연층 사이에 배치되는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 분리 절연층은 상기 제1 분리 절연층들과 물질적으로 연속하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 분리 절연층과 상기 제2 분리 절연층의 교차점의 하면은 상기 제1 분리 절연층의 하면 및 상기 제2 분리 절연층의 하면 보다 낮은 레벨에 위치하는 반도체 소자.
  7. 제1항에 있어서,
    상기 연장 영역 내에 배치되며 상기 메모리 스택을 수직으로 관통하는 더미 채널 구조체들을 더 포함하며,
    상기 제2 분리 절연층은 상기 더미 채널 구조체들 사이에 배치되는 반도체 소자.
  8. 제7항에 있어서,
    상기 기판과 상기 메모리 스택 사이에 배치되며 상기 더미 채널 구조체들에 연결되는 연결 도전층 및 상기 연결 도전층 상의 서포터를 더 포함하는 반도체 소자.
  9. 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 관통 전극 영역을 포함하고;
    제1 게이트 전극들, 절연층들 및 몰드층들을 포함하는 상기 기판 상의 메모리 스택, 상기 제1 게이트 전극들 및 상기 절연층들은 순차적으로 적층되며 상기 몰드층들은 절연 물질을 포함하며 상기 관통 전극 영역 내에서 상기 제1 게이트 전극들과 동일한 레벨에 배치되며;
    상기 셀 어레이 영역 내에서 상기 제1 게이트 전극들을 수직으로 관통하는 채널 구조체;
    상기 관통 전극 영역 내에서 상기 몰드층들을 수직으로 관통하는 관통 전극;
    상기 메모리 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 제1 분리 절연층들; 및
    상기 채널 구조체와 상기 관통 전극 영역 사이에 배치되고 상기 제2 수평 방향으로 연장되며 상기 메모리 스택을 수직으로 관통하는 복수의 제2 분리 절연층을 포함하며,
    평면도에서, 상기 복수의 제2 분리 절연층은 상기 제1 수평 방향으로 서로 이격되며 상기 제1 분리 절연층들과 교차하는 반도체 소자.
  10. 셀 어레이 영역 및 연장 영역을 포함하는 기판; 상기 연장 영역은 관통 전극 영역을 포함하고;
    기판 상의 주변 회로 구조체;
    상기 주변 회로 구조체 상의 메모리 스택, 상기 메모리 스택은 순차적으로 적층되는 제1 게이트 전극들 및 몰드층들, 및 상기 제1 게이트 전극들과 동일한 레벨에 위치하는 제2 게이트 전극들을 포함하고;
    상기 셀 어레이 영역 내에서 상기 제1 게이트 전극들을 수직으로 관통하는 채널 구조체;
    상기 연장 영역 내에서 상기 제1 게이트 전극들을 수직으로 관통하는 더미 채널 구조체들;
    상기 관통 전극 영역 내에서 상기 몰드층들을 수직으로 관통하는 관통 전극;
    상기 메모리 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 제1 분리 절연층들; 및
    상기 채널 구조체와 상기 관통 전극 영역 사이에 배치되고 상기 제2 수평 방향으로 연장되며 상기 제1 게이트 전극들을 수직으로 관통하는 제2 분리 절연층을 포함하며,
    평면도에서, 상기 제2 분리 절연층은 상기 제1 분리 절연층들과 교차하고 상기 더미 채널 구조체들 사이에 배치되며
    상기 제2 분리 절연층은 상기 제1 게이트 전극들과 상기 제2 게이트 전극들을 전기적 및 공간적으로 분리하는 반도체 소자.
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