JP2023135869A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の歩留まりを向上させる。【解決手段】実施形態の半導体記憶装置は、基板２０、積層体２１，２２，２３、第１導電体Ｃ０Ｖ，Ｃ１Ｖ、第２導電体７１、及び第３導電体Ｃ２Ｖ，Ｃ３Ｖを備える。基板は、第１領域ＣＲと、上面視で第１領域を囲う第２領域ＥＲとを有する。積層体は、第１領域内で基板の第１方向に沿った上方に設けられる。第１導電体は、第２領域内で基板上に設けられ且つ第１方向に延びる。第２導電体は、第１導電体上に設けられ、第１領域から前記第２領域に向かう方向に延びる。第３導電体は、第２導電体上に設けられ且つ第１方向に延び、上面が積層体の上面の高さの位置に少なくとも達する。第３導電体は、第１導電体よりも第１領域から離れて位置する。第３導電体は、第１導電体と第１方向で対向しない。第１導電体、第２導電体、及び第３導電体の組は、上面視で第１領域を囲う。【選択図】図９

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０２０／０１８５３４０号明細書 特許第４７６９４２９号公報
半導体記憶装置の歩留まりを向上させる。
実施形態の半導体記憶装置は、基板、積層体、第１導電体、第２導電体、及び第３導電体を備える。基板は、第１領域と、上面視で第１領域を囲う第２領域とを有する。積層体は、第１領域内で基板の第１方向に沿った上方に設けられる。第１導電体は、第２領域内で基板上に設けられ且つ第１方向に延びる。第２導電体は、第１導電体上に設けられ、第１領域から前記第２領域に向かう方向に延びる。第３導電体は、第２導電体上に設けられ且つ第１方向に延び、上面が積層体の上面の高さの位置に少なくとも達する。第３導電体は、第１導電体よりも第１領域から離れて位置する。第３導電体は、第１導電体と第１方向で対向しない。第１導電体、第２導電体、及び第３導電体の組は、上面視で第１領域を囲う。
図１は、第１実施形態に係る半導体記憶装置１の構成例であるブロック図を示す。 図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイの回路構成の一例である回路図を示す。 図３は、第１実施形態に係る半導体記憶装置１の平面レイアウトの一例である平面図を示す。 図４は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイの平面レイアウトの一例である平面図を示す。 図５は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイの断面構造の一例である、図４のＶ－Ｖ線に沿った断面図を示す。 図６は、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例である、図５のＶＩ－ＶＩ線に沿った断面図を示す。 図７は、第１実施形態に係る半導体記憶装置１の平面レイアウトの一例である平面図を示す。 図８は、第１実施形態に係る半導体記憶装置１の平面レイアウトの一例である平面図を示す。 図９は、第１実施形態に係る半導体記憶装置１の断面構造の一例である、図７及び図８のＩＸ－ＩＸ線に沿った断面図を示す。 図１０は、第１実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例を示す。 図１１は、第１実施形態に係る半導体記憶装置１の製造途中の平面レイアウトの一例を示す。 図１２は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１３は、第１実施形態の比較例に係る半導体記憶装置１ｒの断面構造の一例を示す。 図１４は、第１実施形態に係る半導体記憶装置１の断面構造の一例を示す。 図１５は、第１実施形態の第１変形例に係る半導体記憶装置１の断面構造の一例を示す。 図１６は、第１実施形態の第２変形例に係る半導体記憶装置１の平面レイアウトの一例を示す。 図１７は、第１実施形態の第２変形例に係る半導体記憶装置１の断面構造の一例である、図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面図を示す。 図１８は、第２実施形態に係る半導体記憶装置１ｂの断面構造の一例を示す。 図１９は、第２実施形態に係る半導体記憶装置１ｂの製造途中の断面構造の一例を示す。 図２０は、第２実施形態の変形例に係る半導体記憶装置１ｂの製造途中の断面構造の一例を示す。 図２１は、第２実施形態の変形例に係る半導体記憶装置１ｂの製造途中の断面構造の一例を示す。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。
本明細書において「実質的に同じ」「略同じ」「略均一」は、同じであることを意図されているものの、製造技術及び（又は）測定技術の限界に起因して完全に同一ではないとともに誤差を許容することを指す。
［１］第１実施形態
［１－１］構成（構造）
以下に、実施形態に係る半導体記憶装置１について説明する。
［１－１－１］半導体記憶装置１の構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のメモリコントローラ１００によって制御される。
図１に示されるように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタＭＴ（図示せず）の集合を含み、例えばデータの消去単位として使用される。メモリセルアレイ１０には、図示せぬ複数のソース線ＳＬ、ワード線ＷＬ、及びビット線ＢＬ等が接続される。各メモリセルトランジスタＭＴは、例えば１本のビット線ＢＬと１本のワード線ＷＬとに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ１００から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ１００から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線ＷＬ、及びビット線ＢＬの選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成し、ロウデコーダモジュール１５に供給する。ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線ＷＬに対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、メモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線ＷＬに接続される信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ１００から受信した書き込みデータＤＡＴに応じて定まる電圧を各ビット線ＢＬに印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線ＢＬの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１００に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ１００は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１－１－２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫを抽出して示している。例えば、その他のブロックＢＬＫも、全て図２に示される要素及び接続から構成される。メモリセルアレイ１０内のブロックＢＬＫ数、１ブロックＢＬＫ内のストリングユニットＳＵ数は、任意の数に設定出来る。以下の記述は、１ブロックＢＬＫが５つのストリングユニットＳＵ０～ＳＵ４を含む例に基づく。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳの集合である。各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタ、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＤ及びＳＴＳを含む。以下の記述は、各ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ０～ＭＴ７を含む例に基づく。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴＤのドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤのソースは、メモリセルトランジスタＭＴ０～ＭＴ７の組の一端に接続される。メモリセルトランジスタＭＴ０～ＭＴ７の組の他端は、選択トランジスタＳＴＳのドレインに接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ４内のそれぞれの選択トランジスタＳＴＤのゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。複数の選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに接続される。
ビット線ＢＬ０～ＢＬｍには、カラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫのそれぞれの或るＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、それぞれ任意の個数に設計され得る。
［１－１－３］メモリセルアレイ１０の平面構造
以下では、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の構造の一例について説明される。尚、以下の説明では、Ｘ軸、Ｙ軸、Ｚ軸からなる直交座標系が使用される。以下の記述において、「下」との記述及びその派生語並びに関連語は、Ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、Ｚ軸上のより大きい座標の位置を指す。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている
図３は、第１実施形態に係る半導体記憶装置１の平面レイアウトの一例を示す平面図である。図３に示されるように、半導体記憶装置１の平面レイアウトは、例えばコア領域ＣＲ、壁領域ＷＲ、コンタクト領域Ｃ３Ｔ、及び端部領域ＥＲに分けられる。
コア領域ＣＲは、例えば半導体基板２０の中央部に設けられた矩形の領域である。コア領域ＣＲには、メモリセルアレイ１０が配置される。コア領域ＣＲは、任意の形状及び任意の領域に配置され得る。半導体記憶装置１が複数のメモリセルアレイ１０を有する場合において、半導体記憶装置１は、複数のコア領域ＣＲを備えていてもよい。
壁領域ＷＲは、コア領域ＣＲの外周を囲むように設けられた四角環状の領域である。壁領域ＷＲには、後述される封止部材ＥＳｎ及びＥＳｐが配置される。半導体基板２０上に複数のコア領域ＣＲが設けられる場合に、壁領域ＷＲは、複数のコア領域ＣＲをまとめて囲むように設けられても良いし、コア領域ＣＲ毎に設けられても良い。壁領域ＷＲに囲まれた領域には、ロウデコーダモジュール１５やセンスアンプモジュール１６等の周辺回路が配置される。周辺回路は、メモリセルアレイ１０と重なって配置された部分を有する。
コンタクト領域Ｃ３Ｔは、壁領域ＷＲとコア領域ＣＲとの間の領域である。コンタクト領域Ｃ３Ｔには、例えばメモリセルアレイ１０と周辺回路との間を接続するためのコンタクトが配置される。例えば、ロウデコーダモジュール１５は、コンタクト領域Ｃ３Ｔに設けられたコンタクトを介して、メモリセルアレイ１０内の配線（ワード線ＷＬ等）と電気的に接続される。
端部領域ＥＲは、壁領域ＷＲの外周を囲むように設けられた四角環状の領域であり、半導体基板２０の最外周と接している。端部領域ＥＲは、例えばメモリセルアレイ１０の積層構造を形成するための熱工程において発生する水素やイオン等がコア領域ＣＲに侵入することを抑制する。また、端部領域ＥＲは、例えば端部領域ＥＲの外側からコア領域ＣＲに水分等が浸透することを抑制し得る。端部領域ＥＲには、後述されるクラックストッパＫＳ１～ＫＳ４が配置される。端部領域ＥＲ内の構造体は、ウエハ上に複数形成された半導体記憶装置１をチップ毎に切り分けるダイシング工程によって除去されてもよい。半導体記憶装置１のダイシングには、例えばレーザーを使用したダイシング（以下、ステルスダイシングと称する）が用いられる。
半導体記憶装置１は、端部領域ＥＲの外周を囲むように設けられたカーフ領域ＫＲを有していてもよい。カーフ領域ＫＲを有する例については、変形例等で後述される。
図４は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図４では、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を抽出して示している。図４に示されるように、メモリセルアレイ１０は、コア領域ＣＲにおいて、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、複数の部材ＳＬＴ及びＳＨＥ、並びに複数のビット線ＢＬを含む。
複数の部材ＳＬＴは、各々がＸ軸に沿って延び、Ｙ軸に沿って並ぶ。各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。コンタクトＬＩは、ＸＺ平面内に広がる導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。言い換えると、コンタクトＬＩは、ＸＹ平面視においてスペーサＳＰに囲まれる。各部材ＳＬＴは、当該部材ＳＬＴを介して隣り合う積層配線（ワード線ＷＬ等）を分断する。
複数の部材ＳＨＥは、各々がＸ軸に沿って延び、Ｙ軸に沿って並ぶ。本例では、４つの部材ＳＨＥが、隣り合う部材ＳＬＴの間のそれぞれに配置されている。各部材ＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各部材ＳＨＥは、当該部材ＳＨＥを介して隣り合う選択ゲート線ＳＧＤを分断する。
以上で説明されたメモリセルアレイ１０の平面レイアウトでは、部材ＳＬＴによって区切られた領域が、１つのブロックＢＬＫとして機能している。また、部材ＳＬＴとＳＨＥとによって区切られた領域、及び部材ＳＨＥと部材ＳＨＥとによって区切られた領域が、それぞれ１つのストリングユニットＳＵとして機能している。具体的には、例えばＹ方向に隣り合うストリングユニットＳＵ０及びＳＵ１の間、ストリングユニットＳＵ１及びＳＵ２の間、ストリングユニットＳＵ２及びＳＵ３の間、並びにストリングユニットＳＵ３及びＳＵ４の間に、それぞれ部材ＳＨＥが配置される。そして、メモリセルアレイ１０には、例えば図４に示されるレイアウトと同様のレイアウトが、Ｙ方向に繰り返し配置される。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合う部材ＳＬＴの間に配置される部材ＳＨＥの数は、任意の数に設計され得る。隣り合う部材ＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合う部材ＳＬＴの間に配置された部材ＳＨＥの数に基づいて変更され得る。
複数のメモリピラーＭＰは、隣り合う２つの部材ＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。例えば、紙面の上側（＋Ｙ側）から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つの部材ＳＨＥが重なっている。尚、隣り合う部材ＳＬＴ間におけるメモリピラーＭＰの個数及び配置はこれに限定されず、適宜変更され得る。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
複数のビット線ＢＬは、それぞれがＹ軸に沿って延び、Ｘ軸に沿って並ぶ。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。図４の例では、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置される場合が示される。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して１本のビット線ＢＬと電気的に接続される。１本のビット線ＢＬには、部材ＳＬＴ又は部材ＳＨＥで区切られた領域のそれぞれにおいて、１個のコンタクトＣＶが接続される。
例えば、部材ＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合う部材ＳＬＴ間におけるメモリピラーＭＰや部材ＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
［１－１－４］メモリセルアレイ１０の断面構造
図５は、第１実施形態に係る半導体記憶装置１のコア領域ＣＲにおける断面構造の一例を示し、図４のＶ－Ｖ線に沿った断面図である。図５に示されるように、半導体記憶装置１は、コア領域ＣＲにおいて、例えば、半導体基板２０、導電体層２１～２５、絶縁体層３０～３７をさらに含む。
半導体基板２０は、例えばＰ型の半導体基板である。半導体基板２０の上面（表面近傍）には、素子分離領域ＳＴＩが設けられる。素子分離領域ＳＴＩは、例えば、不純物拡散領域（図示せず）を電気的に分離するために設けられる。素子分離領域ＳＴＩには、例えば、酸化シリコンが用いられる。
半導体基板２０の上に、絶縁体層３０が設けられる。絶縁体層３０は、例えば、酸化シリコン（ＳｉＯ２）を含む。図示が一部省略されているが、半導体基板２０の一部及び絶縁体層３０内には、回路領域が設けられ、絶縁体層３０の上方にメモリセルアレイ１０が設けられている。回路領域には、例えば、ロウデコーダモジュール１５やセンスアンプモジュール１６等に用いられる回路が形成される。例えば、絶縁体層３０は、導電体層４０～４３及びコンタクトＣ０～Ｃ２を含み得る。絶縁体層３０の詳細については後述される。
絶縁体層３０の上に、絶縁体層３１が設けられる。絶縁体層３１は、例えば窒化シリコン（ＳｉＮ）を含む。絶縁体層３１は、例えばメモリセルアレイ１０の積層構造を形成するための熱工程において発生する水素が、半導体基板２０の上に設けられたトランジスタに侵入することを抑制する。絶縁体層３１は、バリア膜と呼ばれてもよい。
絶縁体層３１の上に、絶縁体層３２が設けられる。絶縁体層３２は、例えば、酸化シリコンを含む。絶縁体層３２の上に、導電体層２１が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばリン（Ｐ）がドープされたシリコン（Ｓｉ）や金属材料等を含む。
導電体層２１の上に、絶縁体層３３が設けられる。絶縁体層３３は、例えば、酸化シリコンを含む。絶縁体層３３の上に、導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２２は、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステン（Ｗ）又はモリブデン（Ｍｏ）を含む。
導電体層２２の上方に、絶縁体層３４及び導電体層２３が交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）又はモリブデン（Ｍｏ）を含む。絶縁体層３４は、例えば、酸化シリコンを含む。
最上層の導電体層２３の上方に、絶縁体層３５が設けられる。絶縁体層３５は、例えば、酸化シリコンを含む。絶縁体層３５の上に、導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２４は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステン（Ｗ）又はモリブデン（Ｍｏ）を含む。
導電体層２４の上に、絶縁体層３６が設けられる。絶縁体層３６は、例えば、酸化シリコンを含む。絶縁体層３６の上に、導電体層２５が設けられる。導電体層２５は、例えばＹ方向に延伸したライン状に形成される。導電体層２５は、ビット線ＢＬとして使用される。図示せぬ領域において、複数の導電体層２５は、Ｘ方向に沿って並ぶ。導電体層２５は、例えば銅（Ｃｕ）を含む。
導電体層２５の上に、絶縁体層３７が設けられる。絶縁体層３７は、例えば、酸化シリコンを含む。絶縁体層３７は、メモリセルアレイ１０と、ロウデコーダモジュール１５及びセンスアンプモジュール１６とを接続するための配線等を含む。例えば、絶縁体層３７は、導電体層４４及び４５を含み得る。絶縁体層３７の詳細については後述される。
複数のメモリピラーＭＰの各々は、Ｚ方向に沿って延伸し、絶縁体層３３～３５、及び導電体層２２～２４を貫通する。メモリピラーＭＰの上端は、絶縁体層３６に含まれる。メモリピラーＭＰの底部は、導電体層２１に含まれる。
メモリピラーＭＰの各々は、例えば、コア部材５０、半導体層５１、積層膜５２を含む。コア部材５０は、Ｚ方向に延伸し、メモリピラーＭＰの中央部に設けられる。例えば、コア部材５０の上端は、導電体層２４が設けられた層よりも上層に含まれる。コア部材５０の下端は、導電体層２１に達している。コア部材５０は、例えば酸化シリコン等の絶縁体を含む。
半導体層５１は、例えばコア部材５０の周囲を覆っている。例えば半導体層５１の一部は、メモリピラーＭＰの側面を介して、導電体層２１に接触している。半導体層５１は、例えばシリコンを含む。
積層膜５２は、半導体層５１と導電体層２１とが接触する部分を除いて、半導体層５１の側面及び底面を覆っている。積層膜５２の詳細は、図６を参照して後述される。
以上で説明されたメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと１つの導電体層２３とが交差する部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴＤとして機能する。
部材ＳＬＴは、例えばＸＺ平面に沿って設けられた部分を有し、導電体層２２～２４及び絶縁体層をＹ方向に分割する。部材ＳＬＴ内のコンタクトＬＩは、部材ＳＬＴに沿って設けられる。コンタクトＬＩの上端は、絶縁体層３６と接触する。コンタクトＬＩの下端は、導電体層２１と接触する。コンタクトＬＩは、例えばソース線ＳＬの一部として使用される。スペーサＳＰは、少なくともコンタクトＬＩと導電体層２２～２４との間に設けられる。コンタクトＬＩと、導電体層２２～２４との間は、スペーサＳＰによって離隔及び絶縁されている。尚、部材ＳＬＴは、コンタクトＬＩが設けられず、部材ＳＬＴの全体に亘って絶縁体が埋め込まれた構造を有していてもよい。
部材ＳＨＥは、例えばＸＺ平面に沿って設けられ、少なくとも導電体層２４をＹ方向に分割している。部材ＳＨＥの上端は、絶縁体層３６と接触する。部材ＳＨＥの下端は、絶縁体層３５と接触する。部材ＳＨＥは、例えば酸化シリコン等の絶縁体を含む。部材ＳＨＥの上端と部材ＳＬＴの上端とは、揃っていてもよいし、揃っていなくてもよい。また、部材ＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていてもよいし、揃っていなくてもよい。
メモリピラーＭＰ内の半導体層５１の上面に、柱状のコンタクトＣＶが設けられる。図示された領域には、６本のメモリピラーＭＰのうち、２本のメモリピラーＭＰに接続されたコンタクトＣＶが表示されている。当該領域において、部材ＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上面には、１個の導電体層２５、すなわち１つのビット線ＢＬが接触している。１つの導電体層２５には、部材ＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。つまり、導電体層２５の各々には、隣り合う部材ＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２つの部材ＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
絶縁体層３０の内部の構造について述べる。前述の通り、絶縁体層３０は、導電体層４０～４３及びコンタクトＣ０～Ｃ２を含み得る。導電体層４０は、ゲート絶縁膜を介して、半導体基板２０の上に設けられる。導電体層４０は、メモリセルアレイ１０の下に設けられたトランジスタのゲート電極として機能する。複数のコンタクトＣ０は、導電体層４０の上と、半導体基板２０の上とのそれぞれに設けられる。半導体基板２０の上に設けられたコンタクトＣ０は、半導体基板２０に設けられた不純物拡散領域（図示せず）に接続される。コンタクトＣ０の上に、導電体層４１が設けられる。導電体層４１の上に、コンタクトＣ１が設けられる。コンタクトＣ１の上に、導電体層４２が設けられる。導電体層４２の上に、コンタクトＣ２が設けられる。コンタクトＣ２の上に、導電体層４３が設けられる。導電体層４０～４３及びコンタクトＣ０～Ｃ２のそれぞれは、例えばタングステンのような金属を含む。
絶縁体層３７の内部の構造について述べる。前述の通り、絶縁体層３７は、導電体層４４及び４５を含み得る。導電体層４４は、導電体層２５よりも上層且つ導電体層２５から離れて設けられる。導電体層４５は、導電体層４４よりも上層且つ導電体層４４から離れて設けられる。導電体層４４及び４５のそれぞれは、例えばタングステンのような金属を含む。
以下では、導電体層４１、４２及び４３が設けられた配線層のことは、それぞれ“Ｄ０”、“Ｄ１”及び“Ｄ２”と称される場合がある。導電体層２５、４４及び４５が設けられた配線層のことは、それぞれ“Ｍ０”、“Ｍ１”及び“Ｍ２”と称される場合がある。
図６は、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示し、図５のＶＩ－ＶＩ線に沿った断面図である。より具体的には、図６は、半導体基板２０の表面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を示している。図６に示されるように、積層膜５２は、例えばトンネル絶縁膜５３、絶縁膜５４、及びブロック絶縁膜５５を含む。
導電体層２３を含む断面において、コア部材５０は、メモリピラーＭＰの中央部に設けられる。半導体層５１は、コア部材５０の側面を囲っている。トンネル絶縁膜５３は、半導体層５１の側面を囲っている。絶縁膜５４は、トンネル絶縁膜５３の側面を囲っている。ブロック絶縁膜５５は、絶縁膜５４の側面を囲っている。導電体層２３は、ブロック絶縁膜５５の側面を囲っている。トンネル絶縁膜５３及びブロック絶縁膜５５の各々は、例えば酸化シリコンを含む。絶縁膜５４は、例えば窒化シリコンを含む。
以上で説明された各メモリピラーＭＰにおいて、半導体層５１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳのそれぞれのチャネル（電流経路）として使用される。絶縁膜５４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳをオンさせることによって、ビット線ＢＬとコンタクトＬＩとの間でメモリピラーＭＰを介した電流を流すことができる。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能し得る。
［１－１－５］クラックストッパＫＳ１及びＫＳ３の構造
図７及び図８は、第１実施形態に係る半導体記憶装置１の平面レイアウトの一例を示す平面図である。図７及び図８は、封止部材ＥＳｎ及びＥＳｐ並びにクラックストッパＫＳ１及びＫＳ３の平面レイアウトの一例を示す平面図である。図７及び図８は、図３に示された第１実施形態に係る半導体記憶装置１の平面レイアウトと同じ領域を示す。図７及び図８のそれぞれは、Ｚ軸上で相違する座標の層について示す。図７は、例えば絶縁体層３６を含む層における構造の一例を示す。図８は、例えば絶縁体層３０においてコンタクトＣ０を含む層における構造の一例を示す。図７及び図８に示される領域の断面の構造の一部は、図９を参照して後述される。図７及び図８のハッチングは、視覚を通じた理解の促進の目的でのみ付されており、ハッチングを付された構成要素とハッチングのパターンによって示される材料とは無関係である。
図７に示されるように、半導体記憶装置１の絶縁体層３６を含む層は、壁領域ＷＲにおいて封止部材ＥＳｎ及びＥＳｐを含む。図８に示されるように、半導体記憶装置１のコンタクトＣ０を含む層は、壁領域ＷＲにおいて封止部材ＥＳｎ及びＥＳｐを含む。
図７及び図８に示されるように、封止部材ＥＳｎ及びＥＳｐのそれぞれは、壁領域ＷＲにおいて、コア領域ＣＲの外周を囲むように四角環状に設けられる。封止部材ＥＳｐは、封止部材ＥＳｎの外周を囲み、且つ封止部材ＥＳｎから離れている。封止部材ＥＳｎ及びＥＳｐのそれぞれは、図９を参照して後述されるように、絶縁体層３６及び３０においてＺ方向に延伸する。
封止部材ＥＳｎは、壁領域ＷＲの内外で発生した正電荷を、半導体基板２０に逃がすことが可能な構造体である。封止部材ＥＳｐは、壁領域ＷＲの内外で発生した負電荷を、半導体基板２０に逃がすことが可能な構造体である。
また、封止部材ＥＳｎ及びＥＳｐのそれぞれは、壁領域ＷＲの外側からコア領域ＣＲに水分等が浸透することを抑制し得る。封止部材ＥＳｎ及びＥＳｐのそれぞれは、半導体記憶装置１の層間絶縁膜（例えばテトラエトキシシラン（ＴＥＯＳ））で発生する応力を抑制し得る。また、封止部材ＥＳｎ及びＥＳｐのそれぞれは、クラックストッパＫＳ１と同様に、半導体記憶装置１の内側へのクラックの伸展を抑制するストッパとしても使用され得る。封止部材ＥＳｎ及びＥＳｐのそれぞれは、“エッジシール”や、“クラックストッパ”等と呼ばれても良い。
図７に示されるように、半導体記憶装置１の絶縁体層３６を含む層は、端部領域ＥＲにおいてクラックストッパＫＳ１を含む。図８に示されるように、半導体記憶装置１のコンタクトＣ０を含む層は、端部領域ＥＲにおいてクラックストッパＫＳ１及びＫＳ３を含む。
図７に示されるように、クラックストッパＫＳ１は、絶縁体層３６を含む層の端部領域ＥＲにおいて、壁領域ＷＲの外周を囲むように四角環状に設けられる。
図８に示されるように、クラックストッパＫＳ１及びＫＳ３のそれぞれは、コンタクトＣ０を含む層の端部領域ＥＲにおいて、壁領域ＷＲの外周を囲むように四角環状に設けられる。クラックストッパＫＳ３は、クラックストッパＫＳ１の外周を囲み、且つクラックストッパＫＳ１から離れている。
詳細は後述されるが、クラックストッパＫＳ１は、Ｚ方向に延伸しつつ、屈曲した構造を有している。屈曲した部分は、例えば絶縁体層３０を含む層に含まれる。クラックストッパＫＳ１は、図８に示されるように、屈曲した部分も含めて、壁領域ＷＲの外周を囲むように四角環状に設けられる。クラックストッパＫＳ３は、例えば絶縁体層３０に含まれる。絶縁体層３６は、例えばクラックストッパＫＳ３を含まない。例えば、クラックストッパＫＳ３のＺ軸に沿った上方には、クラックストッパＫＳ１の一部が位置する。
クラックストッパＫＳ１は、クラックの伸展を抑制するストッパとして機能することが可能な構造体である。すなわち、クラックストッパＫＳ１は、ダイシング工程において半導体記憶装置１が形成されたチップの周辺部分に亀裂が発生した際に、半導体記憶装置１の内側に亀裂が到達することを抑制し得る。
また、クラックストッパＫＳ１は、端部領域ＥＲの外側からコア領域ＣＲに水分等が浸透することを抑制し得る。クラックストッパＫＳ１は、半導体記憶装置１の層間絶縁膜で発生する応力を抑制し得る。クラックストッパＫＳ１は、“エッジシール”や、“封止部材”等と呼ばれてもよい。
半導体記憶装置１は、端部領域ＥＲにおいてクラックストッパＫＳ２及びＫＳ４を更に有していてもよい。クラックストッパＫＳ２及びＫＳ４を有する例については、変形例等で後述される。
図９は、第１実施形態に係る半導体記憶装置１のコア領域ＣＲ、壁領域ＷＲ、及び端部領域ＥＲにおける断面構造の一例を示す、図７及び図８のＩＸ－ＩＸ線に沿った断面図である。図９に示されるように、半導体記憶装置１は、壁領域ＷＲ及び端部領域ＥＲにおいて積層体ＳＬＰ及び表面保護膜３９をさらに含む。半導体記憶装置１は、壁領域ＷＲにおいて、封止部材ＥＳｎ及びＥＳｐを含む。半導体記憶装置１は、端部領域ＥＲにおいて、クラックストッパＫＳ１を含む。半導体記憶装置１は、端部領域ＥＲにおいて、クラックストッパＫＳ３を含んでいてもよい。
積層体ＳＬＰは、絶縁体層３２の上に積層される。積層体ＳＬＰは、ソース線ＳＬの形成に使用される積層構造である。積層体ＳＬＰは、ソース線ＳＬと略同じ高さに設けられる。積層体ＳＬＰと導電体層２１とは、電気的に接続され、連続的に設けられる部分を有する。積層体ＳＬＰは、例えばリンがドープされたシリコンを含む。積層体ＳＬＰは、例えば、コア領域ＣＲ、壁領域ＷＲ、及び端部領域ＥＲの全面に設けられる。コア領域ＣＲ内の積層体ＳＬＰは導電体層２１を含み、ソース線ＳＬとして機能する。尚、積層体ＳＬＰは、少なくともコア領域ＣＲ内に設けられていればよい。コア領域ＣＲ以外に設けられた積層体ＳＬＰは、半導体記憶装置１の製造工程において活用され得る。壁領域ＷＲ及び端部領域ＥＲの積層体ＳＬＰの上方には、絶縁体層３６が設けられる。
表面保護膜３９は、絶縁体層３７の上方に設けられる。表面保護膜３９は、クラックストッパＫＳ１の上端の上方よりも内側において、外部との接続端子が設けられる領域以外に設けられる。言い換えると、表面保護膜３９は、絶縁体層３６を含む層の端部領域ＥＲにおいてクラックストッパＫＳ１を形成するコンタクトＣ３Ｖの上方の領域には設けられていない。図５においては図示が省略されていたが、表面保護膜３９はコア領域ＣＲ内の絶縁体層３７の上方にも設けられるものの、表面保護膜３９は、少なくともコンタクトＣ３Ｖよりもコア領域ＣＲから離れたコンタクトＣ３Ｖの外側の領域の上方の位置には設けられていない。表面保護膜３９は、水分や塵等から半導体記憶装置１を保護する。表面保護膜３９は、例えばポリイミド等の樹脂材料を含む。
封止部材ＥＳｎ及びＥＳｐのそれぞれは、Ｚ方向に延伸する。封止部材ＥＳｎ及びＥＳｐのそれぞれは、絶縁体層３０～３２、積層体ＳＬＰ、絶縁体層３６、及び絶縁体層３７の一部を分断する。封止部材ＥＳｎ及びＥＳｐのそれぞれは、導電体層９０～９５、並びにコンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ、及びＶ１Ｗを含む。半導体基板２０は、壁領域ＷＲにおいて、Ｎ型不純物拡散領域ＮＰ、及びＰ型不純物拡散領域ＰＰを含む。
封止部材ＥＳｎは、Ｎ型不純物拡散領域ＮＰの上に設けられる。まずＮ型不純物拡散領域ＮＰの上に、コンタクトＣ０Ｗを介して導電体層９０が設けられる。導電体層９０の上に、コンタクトＣ１Ｗを介して導電体層９１が設けられる。導電体層９１の上に、コンタクトＣ２Ｗを介して導電体層９２が設けられる。導電体層９２の上に、コンタクトＣ３Ｗを介して導電体層９３が設けられる。導電体層９３の上に、コンタクトＶ０Ｗを介して導電体層９４が設けられる。導電体層９４の上に、コンタクトＶ１Ｗを介して導電体層９５が設けられる。
導電体層９０、９１、９２、９３、９４、及び９５は、それぞれ配線層Ｄ０、Ｄ１、Ｄ２、Ｍ０、Ｍ１、及びＭ２に含まれる。コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、及びＣ３Ｗと導電体層９０、９１、及び９２の組は、絶縁体層３０～３２、積層体ＳＬＰ、並びに絶縁体層３６を分断する。コンタクトＶ０Ｗ及びＶ１Ｗと導電体層９３、９４及び９５の組は、絶縁体層３７の一部を分断する。コンタクトＣ３Ｗの側面に、スペーサＳＰが設けられる。スペーサＳＰは設けられていてもよいし、いなくてもよい。
封止部材ＥＳｐは、Ｐ型不純物拡散領域ＰＰの上に設けられる。まずＰ型不純物拡散領域ＰＰの上に、コンタクトＣ０Ｗを介して導電体層９０が設けられる。封止部材ＥＳｐのコンタクトＣ０Ｗが設けられる位置は、封止部材ＥＳｎのコンタクトＣ０Ｗが設けられた位置よりも、コア領域ＣＲから離れている。導電体層９０よりも上の構造は封止部材ＥＳｎと同様であるため、説明は省略される。
図示されない領域において、コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗ、並びに導電体層９０～９５の組は、Ｙ方向に延伸した部分を有している。また、コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗ、並びに導電体層９０～９５の組は、Ｘ方向に延伸した部分も有している。これにより、コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗ、並びに導電体層９０～９５の組は、例えば、ＸＹ平面視（上面視）において、四角環状に設けられ、コア領域ＣＲを囲っている。コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗ、並びに導電体層９０～９５のそれぞれは、例えばタングステンのような金属を含む。スペーサＳＰは、例えばシリコン酸化膜である。封止部材ＥＳｎ及びＥＳｐのそれぞれは、コア領域ＣＲと半導体記憶装置１の外縁との間の壁とみなされ得る。封止部材ＥＳｎ及びＥＳｐのコンタクトＣ３Ｗの各々は、ＸＹ平面視において、例えば距離ＮＮ１離れている。言い換えると、ＩＸ－ＩＸ線に沿った断面において、すなわちＹＺ平面視において、封止部材ＥＳｎ及びＥＳｐのコンタクトＣ３Ｗの各々は、Ｙ方向に距離ＮＮ１離れている。
尚、封止部材ＥＳｎは、少なくともＮ型不純物拡散領域ＮＰに接続されていれば良い。Ｎ型不純物拡散領域ＮＰは、放電経路として十分な領域を有していれば、必ずしも四角環状に設けられていなくても良い。Ｎ型不純物拡散領域ＮＰは、例えば半導体基板２０のＰ型ウェル領域に形成される。同様に、封止部材ＥＳｐは、少なくともＰ型不純物拡散領域ＰＰに接続されていれば良い。Ｐ型不純物拡散領域ＰＰは、放電経路として十分な領域を有していれば、必ずしも四角環状に設けられていなくても良い。Ｐ型不純物拡散領域ＰＰは、例えば半導体基板２０のＰ型ウェル領域に形成される。
クラックストッパＫＳ１は、Ｚ方向に延伸しつつ、屈曲した構造を有する。クラックストッパＫＳ１は、絶縁体層３０～３２、積層体ＳＬＰ、及び絶縁体層３６を分断する。
クラックストッパＫＳ１は、導電体層７０～７２及びコンタクトＣ０Ｖ～Ｃ３Ｖを含む。まず半導体基板２０の上に、コンタクトＣ０Ｖを介して導電体層７０が設けられる。導電体層７０の上に、コンタクトＣ１Ｖを介して導電体層７１が設けられる。導電体層７１のＸＹ平面視における幅は、導電体層７０と比較してコア領域ＣＲから離れる方向に広く形成されている。言い換えると、ＩＸ－ＩＸ線に沿った断面において、導電体層７１のＹ方向における長さは、導電体層７０と比較して長く、＋Ｙ方向（コア領域ＣＲから離れる方向）に延伸している。
導電体層７１の上に、コンタクトＣ２Ｖを介して導電体層７２が設けられる。導電体層７２の上に、コンタクトＣ３Ｖが設けられる。コンタクトＣ２Ｖ及びＣ３Ｖが設けられる位置は、コンタクトＣ０Ｖ及びＣ１Ｖが設けられた位置よりも、コア領域ＣＲから離れている。コンタクトＣ２Ｖ及びＣ３Ｖと、コンタクトＣ０Ｖ及びＣ１Ｖとは、例えば距離ＮＮ２離れている。言い換えると、ＩＸ－ＩＸ線に沿った断面において、コンタクトＣ２Ｖ及びＣ３Ｖは、コンタクトＣ０Ｖ及びＣ１Ｖと、＋Ｙ方向に距離ＮＮ２離れている。距離ＮＮ１と距離ＮＮ２とは、略同じ長さであってもよい。このように、クラックストッパＫＳ１は、絶縁体層３０において屈曲している。
導電体層７０、７１、及び７２は、それぞれ配線層Ｄ０、Ｄ１、及びＤ２に含まれる。コンタクトＣ０Ｖ及びＣ１Ｖと導電体層７０及び７１との組は、絶縁体層３０を途中まで分断する。また、コンタクトＣ３Ｖ及びＣ２Ｖと導電体層７１及び７２との組は、絶縁体層３０の一部、絶縁体層３１及び３２、積層体ＳＬＰ、並びに絶縁体層３６を分断する。コンタクトＣ３Ｖの側面に、スペーサＳＰが設けられる。スペーサＳＰは設けられていてもいなくてもよく、詳細については、変形例にて後述される。
図示されない領域において、導電体層７０～７２及びコンタクトＣ０Ｖ～Ｃ３Ｖの組は、Ｙ方向に延伸した部分を有している。また、導電体層７０～７２及びコンタクトＣ０Ｖ～Ｃ３Ｖの組は、Ｘ方向に延伸した部分も有している。これにより、導電体層７０～７２及びコンタクトＣ０Ｖ～Ｃ３Ｖの組は、例えば、ＸＹ平面視において、四角環状に設けられ、コア領域ＣＲを囲っている。導電体層７０～７２及びコンタクトＣ０Ｖ～Ｃ３Ｖのそれぞれは、例えばタングステンのような金属を含む。スペーサＳＰは、例えばシリコン酸化膜である。クラックストッパＫＳ１は、コア領域ＣＲとカーフ領域ＫＲとの間の壁とみなされ得る。
クラックストッパＫＳ３は、Ｚ方向に延伸する。クラックストッパＫＳ３は、例えば絶縁体層３０の一部を分断する。
クラックストッパＫＳ３は、導電体層１１０及びコンタクトＣ０Ｔを含む。半導体基板２０の上に、コンタクトＣ０Ｔを介して導電体層１１０が設けられる。
コンタクトＣ０Ｔが設けられる位置は、コンタクトＣ０Ｖが設けられた位置よりも、コア領域ＣＲから離れている。コンタクトＣ０Ｔと、コンタクトＣ０Ｖとは、例えば距離ＮＮ５離れている。言い換えると、ＩＸ－ＩＸ線に沿った断面において、コンタクトＣ０Ｔは、コンタクトＣ０Ｖと、＋Ｙ方向に距離ＮＮ５離れている。距離ＮＮ５は、距離ＮＮ１及び（又は）距離ＮＮ２と略同じ長さであってもよい。すなわち、コンタクトＣ０ＴのＺ軸に沿った上方には、コンタクトＣ３Ｖが位置していてもよい。
導電体層１１０は、配線層Ｄ０に含まれる。導電体層１１０及びコンタクトＣ０Ｔの組は、絶縁体層３０の一部を分断する。
図示されない領域において、導電体層１１０及びコンタクトＣ０Ｔの組は、Ｙ方向に延伸した部分を有している。また、導電体層１１０及びコンタクトＣ０Ｔの組は、Ｘ方向に延伸した部分も有している。これにより、導電体層１１０及びコンタクトＣ０Ｔの組は、例えば、ＸＹ平面視において、四角環状に設けられ、コア領域ＣＲを囲っている。導電体層１１０及びコンタクトＣ０Ｔのそれぞれは、例えばタングステンのような金属を含む。
クラックストッパＫＳ３は、上述された構造以外の構造を有していてもよい。それらの一例については変形例にて後述される。
半導体基板２０は、端部領域ＥＲにおいて、素子分離領域ＳＴＩを含んでいてもよい。素子分離領域ＳＴＩは、例えば半導体基板２０の上面（表面近傍）の内、コンタクトＣ０Ｖ及びＣ０Ｔが接していない領域に設けられる。端部領域ＥＲに含まれる素子分離領域ＳＴＩは、１つであっても複数であってもよい。
例えば、素子分離領域ＳＴＩは、コンタクトＣ０Ｖが接している部分とコンタクトＣ０Ｔが接している部分との間の領域に設けられる。言い換えると、例えば、素子分離領域ＳＴＩは、コンタクトＣ３Ｖの下方とコンタクトＣ０Ｖとの間の領域の下方且つ基板の上面を含む領域に設けられる。例えば、素子分離領域ＳＴＩは、コンタクトＣ０Ｔが接している部分よりもコア領域ＣＲから離れた領域に設けられる。このとき、素子分離領域ＳＴＩが設けられた領域は、半導体基板２０の外縁を含んでいてもよい。
図示されない領域において、素子分離領域ＳＴＩは、Ｙ方向に延伸した部分を有している。また、素子分離領域ＳＴＩは、Ｘ方向に延伸した部分も有している。これにより、素子分離領域ＳＴＩは、例えば、ＸＹ平面視において、四角環状に設けられ、コア領域ＣＲを囲っている。また、素子分離領域ＳＴＩは、例えば、ＸＹ平面視において、四角環状に沿って離散的に設けられていてもよい。このような素子分離領域ＳＴＩは、ＸＹ平面視において、離散的な四角環状にコア領域ＣＲを囲っている。素子分離領域ＳＴＩには、例えば、酸化シリコンが用いられる。
以上で述べられた図９を参照した記述は、図８のＩＸ－ＩＸ線に沿った断面について記載されている。図８のＸ－Ｘ線に沿った断面は、図９のＸ軸をＹ軸に、Ｙ軸をＸ軸に変更したものと同様の図面となる。Ｘ－Ｘ線に沿った断面の詳細についても、上記の図９を参照して説明された記述におけるＸ軸をＹ軸に、Ｙ軸をＸ軸に変更したものと同様である。
［１－２］半導体記憶装置１の製造方法
以下に、第１実施形態に係る半導体記憶装置１における製造工程の内、ダイシングに関する工程の一例について説明する。以下に説明される工程は、ステルスダイシングが使用される例に基づく。ブレードダイシングが使用される例については、変形例で後述される。
まず、ダイシングが行われる前の半導体記憶装置１の構造について、図１０～図１２を参照して説明される。図１０及び図１１は、ダイシングが行われる前の半導体記憶装置１の平面レイアウトを示している。図１０及び図１１は、図７及び図８に示された封止部材ＥＳｎ及びＥＳｐ並びにクラックストッパＫＳ１及びＫＳ３の平面レイアウトを含んだ領域を示す。図１０及び図１１は、それぞれ図７及び図８とＺ軸において同じ座標の層について示す。
図１０及び図１１に示されるように、製造途中の半導体記憶装置１はカーフ領域ＫＲを更に含む。カーフ領域ＫＲは、端部領域ＥＲの外周を囲むように設けられた四角環状の領域である。例えばウエハ上に複数形成された半導体記憶装置１において、カーフ領域ＫＲは、隣接する半導体記憶装置１の間に配置されている。カーフ領域ＫＲには、例えば半導体記憶装置１の製造時に使用されるアライメントマークや、ガードリング等が設けられる。カーフ領域ＫＲ内の構造体は、ダイシング工程によって除去されてもよい。
図１０に示されるように、クラックストッパＫＳ１よりも内側の構造については、図７を参照して説明された内容と同様であるため、説明は省略される。図１０に示されるように、半導体記憶装置１の絶縁体層３６を含む層は、端部領域ＥＲにおいてクラックストッパＫＳ２を更に含む。
クラックストッパＫＳ２は、絶縁体層３６を含む層の端部領域ＥＲにおいて、クラックストッパＫＳ１の外周を囲むように四角環状に設けられる。クラックストッパＫＳ２は、クラックストッパＫＳ１から離れている。
図１１に示されるように、クラックストッパＫＳ３よりも内側の構造については、図８を参照して説明された内容と同様であるため、説明は省略される。図１１に示されるように、半導体記憶装置１のコンタクトＣ０を含む層は、端部領域ＥＲにおいてクラックストッパＫＳ２及びＫＳ４を更に含む。
クラックストッパＫＳ２及びＫＳ４のそれぞれは、コンタクトＣ０を含む層の端部領域ＥＲにおいて、クラックストッパＫＳ３の外周を囲むように四角環状に設けられる。クラックストッパＫＳ４は、クラックストッパＫＳ３の外周を囲み、且つクラックストッパＫＳ３から離れている。クラックストッパＫＳ２は、クラックストッパＫＳ４の外周を囲み、且つクラックストッパＫＳ４から離れている。
詳細は後述されるが、クラックストッパＫＳ２は、Ｚ方向に延伸しつつ、屈曲した構造を有している。屈曲した部分は、例えば絶縁体層３０を含む層に含まれる。クラックストッパＫＳ２は、図１１に示されるように、屈曲した部分も含めて、壁領域ＷＲの外周を囲むように四角環状に設けられる。クラックストッパＫＳ４は、クラックストッパＫＳ３と同様に、絶縁体層３０に含まれる。絶縁体層３６は、例えばクラックストッパＫＳ４を含まない。例えば、クラックストッパＫＳ４のＺ軸に沿った上方には、クラックストッパＫＳ２の一部が位置する。
クラックストッパＫＳ２は、クラックストッパＫＳ１と同様に、クラックの伸展を抑制するストッパとして機能することが可能な構造体である。また、クラックストッパＫＳ２は、半導体記憶装置１の層間絶縁膜で発生する応力を抑制し得る。クラックストッパＫＳ２は、“エッジシール”や、“封止部材”等と呼ばれてもよい。
図１２は、図１０及び図１１のＸＩＩ－ＸＩＩ線に沿った断面図である。すなわち、図１２は、ダイシングが行われる前の半導体記憶装置１の断面構造を示している。図１２に示されるように、クラックストッパＫＳ１及びＫＳ３よりもコア領域ＣＲ側の構造については、図９を参照して説明された内容と同様であるため、説明は省略される。
クラックストッパＫＳ２は、Ｚ方向に延伸しつつ、屈曲した構造を有する。クラックストッパＫＳ２は、ＸＹ平面視においてクラックストッパＫＳ１よりも、コア領域ＣＲから離れている。クラックストッパＫＳ２は、絶縁体層３０～３２、積層体ＳＬＰ、及び絶縁体層３６を分断する。
クラックストッパＫＳ２は、導電体層８０～８２及びコンタクトＣ０Ｕ～Ｃ３Ｕを含む。まず半導体基板２０の上に、コンタクトＣ０Ｕを介して導電体層８０が設けられる。コンタクトＣ０Ｕが設けられる位置は、コンタクトＣ０Ｖが設けられた位置よりも、コア領域ＣＲから距離ＮＮＱ離れている。導電体層８０の上に、コンタクトＣ１Ｕを介して導電体層８１が設けられる。導電体層８１のＸＹ平面視における幅は、導電体層８０と比較してコア領域ＣＲに近づく方向に広く形成されている。言い換えると、ＸＩＩ－ＸＩＩ線に沿った断面において、導電体層８１のＹ方向における長さは、導電体層８０と比較して長く、－Ｙ方向（コア領域ＣＲに近づく方向）に延伸している。
導電体層８１の上に、コンタクトＣ２Ｕを介して導電体層８２が設けられる。導電体層８２の上に、コンタクトＣ３Ｕが設けられる。コンタクトＣ２Ｕ及びＣ３Ｕが設けられる位置は、コンタクトＣ０Ｕ及びＣ１Ｕが設けられた位置よりも、コア領域ＣＲに近い。コンタクトＣ３Ｕが設けられる位置は、コンタクトＣ３Ｖが設けられた位置よりも、コア領域ＣＲから離れている。コンタクトＣ２Ｕ及びＣ３Ｕと、コンタクトＣ０Ｕ及びＣ１Ｕとは、例えば距離ＮＮ３離れている。コンタクトＣ３Ｕと、コンタクトＣ３Ｖとは、例えば距離ＮＮ４離れている。
言い換えると、ＸＩＩ－ＸＩＩ線に沿った断面において、コンタクトＣ２Ｕ及びＣ３Ｕは、コンタクトＣ０Ｕ及びＣ１Ｕと、－Ｙ方向に距離ＮＮ３離れている。ＸＩＩ－ＸＩＩ線に沿った断面において、コンタクトＣ３Ｕは、コンタクトＣ３Ｖと、＋Ｙ方向に距離ＮＮ４離れている。距離ＮＮ３及び距離ＮＮ４は、距離ＮＮ１、距離ＮＮ２、及び（又は）距離ＮＮ５と略同じ長さであってもよい。このように、クラックストッパＫＳ２は、絶縁体層３０において屈曲している。
導電体層８０、８１、及び８２は、それぞれ配線層Ｄ０、Ｄ１、及びＤ２に含まれる。コンタクトＣ０Ｕ及びＣ１Ｕと導電体層８０及び８１との組は、絶縁体層３０を途中まで分断する。また、コンタクトＣ３Ｕ及びＣ２Ｕと導電体層８１及び８２との組は、絶縁体層３０の一部、絶縁体層３１及び３２、積層体ＳＬＰ、並びに絶縁体層３６を分断する。コンタクトＣ３Ｕの側面に、スペーサＳＰが設けられる。スペーサＳＰは設けられていてもよいし、いなくてもよい。
図示されない領域において、導電体層８０～８２及びコンタクトＣ０Ｕ～Ｃ３Ｕの組は、Ｙ方向に延伸した部分を有している。また、導電体層８０～８２及びコンタクトＣ０Ｕ～Ｃ３Ｕの組は、Ｘ方向に延伸した部分も有している。これにより、導電体層８０～８２及びコンタクトＣ０Ｕ～Ｃ３Ｕの組は、例えば、ＸＹ平面視において、四角環状に設けられ、コア領域ＣＲを囲っている。導電体層８０～８２及びコンタクトＣ０Ｕ～Ｃ３Ｕのそれぞれは、例えばタングステンのような金属を含む。スペーサＳＰは、例えばシリコン酸化膜である。クラックストッパＫＳ２は、コア領域ＣＲとカーフ領域ＫＲとの間の壁とみなされ得る。
コンタクトＣ３Ｗ、コンタクトＣ３Ｖ、及びコンタクトＣ３Ｕは、一括で形成され得る。このため、コンタクトＣ３Ｗ、コンタクトＣ３Ｖ、及びコンタクトＣ３Ｕの高さは略揃っている。言い換えると、コンタクトＣ３Ｗの上面と、コンタクトＣ３Ｖの上面と、コンタクトＣ３Ｕの上面とは、高さが略等しい。
コンタクトＣ０ＶとコンタクトＣ０Ｕとの距離ＮＮＱは、コンタクトＣ３ＶとコンタクトＣ３Ｕとの距離ＮＮ４よりも大きい。すなわち、クラックストッパＫＳ１とクラックストッパＫＳ２との間の距離は、Ｚ軸に沿った下方において広い部分を有し、上方において狭い部分を有する。
クラックストッパＫＳ４は、Ｚ方向に延伸する。クラックストッパＫＳ４は、例えば絶縁体層３０の一部を分断する。クラックストッパＫＳ４は、導電体層１２０及びコンタクトＣ０Ｓを含む。半導体基板２０の上に、コンタクトＣ０Ｓを介して導電体層１２０が設けられる。クラックストッパＫＳ４は、ＸＹ平面視においてクラックストッパＫＳ２とクラックストッパＫＳ３との間に位置する。
コンタクトＣ０Ｓが設けられる位置は、コンタクトＣ０Ｔが設けられた位置よりも、コア領域ＣＲから離れている。コンタクトＣ０Ｓが設けられる位置は、コンタクトＣ０Ｕが設けられた位置よりも、コア領域ＣＲに近い。すなわち、コンタクトＣ０Ｕ、Ｃ０Ｓ、Ｃ０Ｔ、及びＣ０Ｖが設けられた位置は、この順でよりコア領域ＣＲから離れている。コンタクトＣ０Ｓと、コンタクトＣ０Ｕとは、例えば距離ＮＮ６離れている。コンタクトＣ０Ｓと、コンタクトＣ０Ｔとは、例えば距離ＮＮ７離れている。
ＸＩＩ－ＸＩＩ線に沿った断面において、コンタクトＣ０Ｓは、コンタクトＣ０Ｕと、－Ｙ方向に距離ＮＮ６離れている。ＸＩＩ－ＸＩＩ線に沿った断面において、コンタクトＣ０Ｓは、コンタクトＣ０Ｔと、＋Ｙ方向に距離ＮＮ７離れている。距離ＮＮ６及び距離ＮＮ７は、距離ＮＮ１、距離ＮＮ２、距離ＮＮ３、距離ＮＮ４、及び（又は）距離ＮＮ５と略同じ長さであってもよい。すなわち、コンタクトＣ０ＳのＺ軸に沿った上方には、コンタクトＣ３Ｕが位置していてもよい。クラックストッパＫＳ３及びＫＳ４の各々は、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の下方には位置しない。
導電体層１２０は、配線層Ｄ０に含まれる。導電体層１２０及びコンタクトＣ０Ｓの組は、絶縁体層３０の一部を分断する。
図示されない領域において、導電体層１２０及びコンタクトＣ０Ｓの組は、Ｙ方向に延伸した部分を有している。また、導電体層１２０及びコンタクトＣ０Ｓの組は、Ｘ方向に延伸した部分も有している。これにより、導電体層１２０及びコンタクトＣ０Ｓの組は、例えば、ＸＹ平面視において、四角環状に設けられ、コア領域ＣＲを囲っている。導電体層１２０及びコンタクトＣ０Ｓのそれぞれは、例えばタングステンのような金属を含む。
コンタクトＣ０Ｗ、Ｃ０Ｖ、Ｃ０Ｕ、Ｃ０Ｔ、及びＣ０Ｓは、一括で形成され得る。このため、コンタクトＣ０Ｗ、Ｃ０Ｖ、Ｃ０Ｕ、Ｃ０Ｔ、及びＣ０Ｓの高さは略揃っていてもよい。言い換えると、コンタクトＣ０Ｗ、Ｃ０Ｖ、Ｃ０Ｕ、Ｃ０Ｔ、及びＣ０Ｓの上面は、高さが略等しい。
クラックストッパＫＳ３及びＫＳ４は、上述された構造以外の構造を有していてもよい。それらの一例については変形例にて後述される。
素子分離領域ＳＴＩは、例えば半導体基板２０の上面（表面近傍）の内、コンタクトＣ０Ｕ及びＣ０Ｓが接していない領域に更に設けられていてもよい。例えば、素子分離領域ＳＴＩは、コンタクトＣ０Ｔが接している部分とＣ０Ｓが接している部分との間の領域に設けられる。すなわち、素子分離領域ＳＴＩは、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の下方に設けられてもよい。例えば、素子分離領域ＳＴＩは、コンタクトＣ０Ｓが接している部分とＣ０Ｕが接している部分との間の領域に設けられる。
図１０～図１２を参照して説明された、ダイシングが行われる前の半導体記憶装置１がダイシングされることにより、半導体記憶装置１が製造される。以下に、半導体記憶装置１におけるステルスダイシングの工程の一例について述べる。
まず、半導体基板２０における、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の下方にダイシングに用いるレーザーを照射する。レーザーが照射された場所は、ステルスダイシングの起点となる。
次に、半導体記憶装置１を含むウエハに引っ張り応力等を加えることで、レーザーが照射された場所近傍から亀裂が発生する。発生した亀裂は、Ｚ軸に沿った上方に伸展し、絶縁体層３０～３２、積層体ＳＬＰ、絶縁体層３６、及び絶縁体層３７を分割することで、ウエハを分割する。分割されたウエハの内、コア領域ＣＲを含む部分が半導体記憶装置１となる。
亀裂は、理想的には、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域を通過する。このとき、半導体記憶装置１は、図９を参照して説明された構造となる。すなわち、亀裂が理想的に伸展した場合、半導体記憶装置１は、クラックストッパＫＳ１及びＫＳ３を有し、クラックストッパＫＳ２及びＫＳ４並びにカーフ領域ＫＲを有しない。
半導体記憶装置１は、ダイシングの方法、又は亀裂の伸展する方向によっては、クラックストッパＫＳ２又はＫＳ４若しくはカーフ領域ＫＲを有する場合がある。この場合については、変形例で後述される。
［１－３］第１実施形態の利点（効果）
以上で説明された第１実施形態に係る半導体記憶装置１によれば、半導体記憶装置１の歩留まりを向上させることができる。以下では、第１実施形態に係る半導体記憶装置１の詳細な効果について説明される。
半導体記憶装置のダイシングには、ブレードダイシングだけでなく、ステルスダイシングを使用したいという要請がある。ステルスダイシングは、ブレードダイシングと比較して、ダイシングの際に発生した亀裂がＸ方向及び（又は）Ｙ方向に伸展しやすい場合がある。亀裂が大きく伸展した場合、コア領域ＣＲを損傷し得る。このため、より亀裂によるコア領域ＣＲの損傷を抑制可能なクラックストッパが望まれる。
ここで、図１３を参照して、第１実施形態の比較例に係る半導体記憶装置１について説明する。第１実施形態の比較例に係る半導体記憶装置１並びにクラックストッパＫＳ１及びＫＳ２は、半導体記憶装置１ｒ並びにクラックストッパＫＳ１ｒ及びＫＳ２ｒとそれぞれ称される場合がある。図１３は、第１実施形態の比較例に係る半導体記憶装置１ｒにおける断面構造の一例を示す。図１３では、図９と同じ領域における端部領域ＥＲが抽出して示される。
半導体記憶装置１ｒは、主に、クラックストッパＫＳ３及びＫＳ４を有しないことと、クラックストッパＫＳ１ｒ及びＫＳ２ｒの形状とにおいて、第１実施形態に係る半導体記憶装置１（図９）と異なる。
クラックストッパＫＳ１ｒ及びＫＳ２ｒのそれぞれは、Ｚ方向に延伸する。クラックストッパＫＳ１ｒ及びＫＳ２ｒのそれぞれは、クラックストッパＫＳ１及びＫＳ２と異なり、Ｚ方向において大きく屈曲していない。クラックストッパＫＳ１ｒ及びＫＳ２ｒのそれぞれは、絶縁体層３０～３２、積層体ＳＬＰ、及び絶縁体層３６を分断する。
クラックストッパＫＳ１ｒは、導電体層７０ｒ～７２ｒ及びコンタクトＣ０Ｖｒ～Ｃ３Ｖｒを含む。まず半導体基板２０の上に、コンタクトＣ０Ｖｒを介して導電体層７０ｒが設けられる。導電体層７０ｒの上に、コンタクトＣ１Ｖｒを介して導電体層７１ｒが設けられる。導電体層７１ｒの上に、コンタクトＣ２Ｖｒを介して導電体層７２ｒが設けられる。導電体層７２ｒの上に、コンタクトＣ３Ｖｒが設けられる。
導電体層７１ｒのＸＹ平面視における幅は、導電体層７０ｒ及び７２ｒと略同じである。言い換えると、図１３に表示された断面において、導電体層７１ｒのＹ方向における長さは、導電体層７０ｒ及び７２ｒと略同じである。略同じとは、製造上の誤差を含む。コンタクトＣ２Ｖｒ及びＣ３Ｖｒが設けられる位置は、コンタクトＣ０Ｖｒ及びＣ１Ｖｒが設けられた位置のＺ軸に沿った上方である。
図示されない領域において、導電体層７０ｒ～７２ｒ及びコンタクトＣ０Ｖｒ～Ｃ３Ｖｒの組は、Ｙ方向に延伸した部分を有している。また、導電体層７０ｒ～７２ｒ及びコンタクトＣ０Ｖｒ～Ｃ３Ｖｒの組は、Ｘ方向に延伸した部分も有している。これにより、導電体層７０ｒ～７２ｒ及びコンタクトＣ０Ｖｒ～Ｃ３Ｖｒの組は、例えば四角環状に設けられ、コア領域ＣＲを囲っている。
その他の材料等については、クラックストッパＫＳ１ｒは、クラックストッパＫＳ１と同様であるため、説明は省略される。
クラックストッパＫＳ２ｒは、ＸＹ平面視においてクラックストッパＫＳ１ｒよりも、コア領域ＣＲから離れて設けられる。クラックストッパＫＳ２ｒは、導電体層８０ｒ～８２ｒ及びコンタクトＣ０Ｕｒ～Ｃ３Ｕｒを含む。コンタクトＣ０Ｕｒが設けられる位置は、コンタクトＣ０Ｖｒが設けられた位置よりも、コア領域ＣＲから離れている。導電体層８０ｒ～８２ｒ及びコンタクトＣ０Ｕｒ～Ｃ３Ｕｒの構造は、それぞれ導電体層７０ｒ～７２ｒ及びコンタクトＣ０Ｖｒ～Ｃ３Ｖｒの構造と同様であるため、説明は省略される。
半導体記憶装置１ｒにおいて、コンタクトＣ０ＶｒとコンタクトＣ０Ｕｒとの距離ＮＮＱ’は、コンタクトＣ３ＶｒとコンタクトＣ３Ｕｒとの距離ＮＮ４’と略等しい。すなわち、クラックストッパＫＳ１ｒとクラックストッパＫＳ２ｒとの間の距離は、Ｚ軸に沿った下方においても上方においても略同じである。距離ＮＮＱ’及び距離ＮＮ４’は、例えば距離ＮＮ４と略同じ長さである。
ステルスダイシングを行うとき、半導体基板２０で発生した亀裂は、＋Ｚ方向へ伸展し、絶縁体層３０～３２、積層体ＳＬＰ、絶縁体層３６、及び絶縁体層３７を分割することで、ウエハを分割する。このとき、亀裂がＸ方向及び（又は）Ｙ方向に大きく逸れて伸展してしまうと、コア領域ＣＲを損傷し得る。ここで亀裂がＸ方向及び（又は）Ｙ方向に伸展することを防ぐために、第１実施形態の比較例に係る半導体記憶装置１ｒは、クラックストッパＫＳ１ｒ及びクラックストッパＫＳ２ｒを有している。
クラックストッパＫＳ１ｒ及びクラックストッパＫＳ２ｒは、例えば亀裂０１のように、クラックストッパＫＳ１ｒとクラックストッパＫＳ２ｒとの間の領域に発生した亀裂を、Ｚ方向に誘導する。亀裂０１は、クラックストッパＫＳ１ｒ及びクラックストッパＫＳ２ｒによってＺ方向に誘導されるため、Ｘ方向及び（又は）Ｙ方向に伸展しづらくなる。
しかしながら、クラックストッパＫＳ１ｒ及びクラックストッパＫＳ２ｒは、例えば亀裂０２のように、クラックストッパＫＳ１ｒよりもコア領域ＣＲに近い領域に発生したり逸れたりした亀裂についてはＺ方向に誘導することが難しい場合がある。亀裂０２は、クラックストッパＫＳ１ｒ及びクラックストッパＫＳ２ｒによってＺ方向に誘導できない場合、コア領域ＣＲに向かって伸展し得る。
これに対して、第１実施形態に係る半導体記憶装置１は、亀裂の誘導を効果的に行えるように、クラックストッパＫＳ１及びＫＳ２の形状が設計されている。図１４は、第１実施形態に係る半導体記憶装置１における断面構造の一例を示す。図１４は、図１３と同じ領域を示す。前述の通り、半導体記憶装置１において、コンタクトＣ０ＶとコンタクトＣ０Ｕとの距離ＮＮＱは、コンタクトＣ３ＶとコンタクトＣ３Ｕとの距離ＮＮ４よりも大きい。また、クラックストッパＫＳ１とクラックストッパＫＳ２との間の距離は、Ｚ軸に沿った下方において広い部分を有し、上方において狭い部分を有する。
すなわち、距離ＮＮＱは、距離ＮＮＱ’よりも大きい。このため、絶縁体層３０の半導体基板２０近傍におけるクラックストッパＫＳ１及びＫＳ２の間の領域は、クラックストッパＫＳ１ｒ及びＫＳ２ｒの間の領域よりも広い。半導体基板２０近傍におけるクラックストッパＫＳ１及びＫＳ２の間の領域が広いことにより、クラックストッパＫＳ１ｒ及びＫＳ２ｒの間には伸展できなかった亀裂（例えば亀裂０２）も、クラックストッパＫＳ１及びＫＳ２の間であれば伸展できる場合がある。
図１４に示されるように、亀裂０２は、距離ＮＮＱが距離ＮＮＱ’よりも大きいことにより、クラックストッパＫＳ１及びＫＳ２の間の領域に伸展する。亀裂０２は、クラックストッパＫＳ１とクラックストッパＫＳ２によってＺ方向に誘導される。このため、亀裂０２は、亀裂０１と同様に、Ｘ方向及び（又は）Ｙ方向に伸展しづらくなる。
このように、第１実施形態に係る半導体記憶装置１におけるクラックストッパＫＳ１及びＫＳ２は、比較例に係る半導体記憶装置１ｒにおけるクラックストッパＫＳ１ｒ及びＫＳ２ｒよりも効果的に亀裂をＺ方向へ誘導し得る。すなわち、クラックストッパＫＳ１及びＫＳ２は、クラックストッパＫＳ１ｒ及びＫＳ２ｒよりも効果的に亀裂によるコア領域ＣＲの損傷を抑制し得る。
また、第１実施形態に係る半導体記憶装置１は、クラックストッパＫＳ３及びＫＳ４を有することで、さらに効果的に亀裂をＺ方向へ誘導し得る。例えば亀裂０２のように、クラックストッパＫＳ１に近い領域に亀裂が伸展した場合、クラックストッパＫＳ３が有る場合の方が、クラックストッパＫＳ３が無い場合と比べてスムーズに亀裂をＺ方向及びコンタクトＣ３ＶとコンタクトＣ３Ｕとの間へ誘導し得る。このように、第１実施形態に係る半導体記憶装置１は、クラックストッパＫＳ１及びＫＳ２を有するだけでも亀裂をＺ方向へ誘導し得るが、クラックストッパＫＳ３及びＫＳ４を有することで、さらに効果的に亀裂をＺ方向へ誘導し得る。
また、第１実施形態に係る半導体記憶装置１は、素子分離領域ＳＴＩを有することで、さらに効果的に亀裂をＺ方向へ誘導し得る。図９及び図１２を参照して前述された通り、素子分離領域ＳＴＩは、例えば、コンタクトＣ０Ｖが接している部分とＣ０Ｔが接している部分との間の領域、コンタクトＣ０Ｔが接している部分とＣ０Ｓが接している部分との間の領域、及び（又は）コンタクトＣ０Ｓが接している部分とＣ０Ｕが接している部分との間の領域に設けられる。
このように、第１実施形態に係る半導体記憶装置１は、素子分離領域ＳＴＩを部分的に設けることで、素子分離領域ＳＴＩが設けられた部分に亀裂を誘導することができる。半導体基板２０で発生した亀裂は、半導体基板２０中を絶縁体層３０に向かって伸展するとき、素子分離領域ＳＴＩが設けられていない領域よりも素子分離領域ＳＴＩが設けられている領域に誘導され易くなる。このため、第１実施形態に係る半導体記憶装置１は、クラックストッパＫＳ１～ＫＳ４同士の間の領域の下方に素子分離領域ＳＴＩを設けることで、亀裂を効果的にコンタクトＣ３ＶとコンタクトＣ３Ｕとの間へ誘導し得る。すなわち、第１実施形態に係る半導体記憶装置１は、さらに効果的に亀裂をＺ方向へ誘導し得る。
また、例えば、比較例に係る半導体記憶装置１ｒにおいて、表面保護膜３９ｒは、コンタクトＣ３ＶｒとコンタクトＣ３Ｕｒとの間の領域の上方を覆うように形成されている場合がある。これに対して、第１実施形態に係る半導体記憶装置１において、表面保護膜３９は、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の上方には設けられていない。表面保護膜３９がコンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の上方に設けられていないことにより、第１実施形態に係る半導体記憶装置１は、半導体記憶装置１ｒと比較して、亀裂をコンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の上方に誘導し易くなる。これは、表面保護膜３９が設けられていない場所の方が、表面保護膜３９が設けられている場所よりも亀裂が表面まで突き抜け易いためである。
［２］第１実施形態の変形例
上述された第１実施形態に係る半導体記憶装置１では、クラックストッパＫＳ１とクラックストッパＫＳ２との間に、クラックストッパＫＳ３及びＫＳ４を有する例について示された。言い換えると、半導体記憶装置１は、クラックストッパＫＳ１とクラックストッパＫＳ２との間に、クラックストッパＫＳ３又はＫＳ４に相当する構造を２本有する例について示された。しかしながら、半導体記憶装置１が有するクラックストッパＫＳ３又はＫＳ４に相当する構造は、任意の個数に設計され得る。すなわち、半導体記憶装置１は、クラックストッパＫＳ３又はＫＳ４に相当する構造を１本有していてもよく、４本有していてもよく、又は有していなくてもよい。半導体記憶装置１は、クラックストッパＫＳ３又はＫＳ４に相当する構造を多く有していた方が、半導体基板２０で発生した亀裂を効果的にＺ方向へ誘導し得る。亀裂を効果的に誘導するために、クラックストッパＫＳ３又はＫＳ４に相当する構造の各々は、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の下方には位置しない。
第１実施形態に係る半導体記憶装置１におけるクラックストッパＫＳ１及びＫＳ２を含んだ端部領域ＥＲの構造は、上述された構造に限定されない。図１５は、第１実施形態の第１変形例に係る半導体記憶装置１において、例えばダイシングが行われる前の断面構造の一例を示す。
図１５に示されるように、例えば、第１変形例に係る半導体記憶装置１においては、クラックストッパＫＳ１の一部に相当する構造を複数有していてもよい。例えば、クラックストッパＫＳ１の一部に相当する構造として、コンタクトＣ３Ｖが複数本設けられていてもよい。２本目以降のコンタクトＣ３Ｖは、１本目のコンタクトＣ３Ｖよりもコア領域ＣＲに近い領域に設けられる。第１変形例に係る半導体記憶装置１は、コンタクトＣ３Ｖを複数有することで、クラックストッパＫＳ１よりもコア領域ＣＲに近い領域に逸れて伸展してしまった亀裂をＺ方向に誘導し得る。
同様に、第１変形例に係る半導体記憶装置１においては、クラックストッパＫＳ２の一部に相当する構造を複数有していてもよい。例えば、クラックストッパＫＳ２の一部に相当する構造として、コンタクトＣ３Ｕが複数本設けられていてもよい。２本目以降のコンタクトＣ３Ｕは、１本目のコンタクトＣ３Ｕよりもコア領域ＣＲから離れた領域に設けられる。第１変形例に係る半導体記憶装置１は、コンタクトＣ３Ｕを複数有することで、クラックストッパＫＳ２よりもコア領域ＣＲから離れた領域に逸れて伸展してしまった亀裂をＺ方向に誘導し得る。
更に、第１変形例に係る半導体記憶装置１は、コンタクトＣ３Ｖ及び（又は）Ｃ３Ｕを複数本設けることで、製造上のばらつきによる不都合を補い得る。すなわち、クラックストッパＫＳ１及びＫＳ２の外側にコンタクトＣ３Ｖ及び（又は）Ｃ３Ｕを設けることで、製造上のばらつきを伴うことなく設計した形状通りに中央側のコンタクトＣ３ＶとコンタクトＣ３Ｕを形成することができ、クラックストッパＫＳ１及びＫＳ２によってより確実に亀裂をＺ方向に誘導し得る。
また、図１５に示されるように、第１変形例に係る半導体記憶装置１において、クラックストッパＫＳ１は、コンタクトＣ０ＶとコンタクトＣ１Ｖとの間において、距離ＮＮ２を有していてもよい。すなわち、第１変形例に係る半導体記憶装置１において、クラックストッパＫＳ１は、以下のような構造を有していてもよい。
コンタクトＣ０Ｖの上部に設けられた導電体層７０のＸＹ平面視における幅は、導電体層７１及び７２と比較してコア領域ＣＲに近づく方向に広く形成されている。導電体層７０の上に、コンタクトＣ１Ｖを介して導電体層７１が設けられる。導電体層７１の上に、コンタクトＣ２Ｖを介して導電体層７２が設けられる。導電体層７２の上に、コンタクトＣ３Ｖが設けられる。コンタクトＣ１Ｖ、Ｃ２Ｖ、及びＣ３Ｖが設けられる位置は、コンタクトＣ０Ｖが設けられた位置よりも、コア領域ＣＲから離れている。
同様に、第１変形例に係る半導体記憶装置１において、クラックストッパＫＳ２は、コンタクトＣ０ＵとコンタクトＣ１Ｕとの間において、距離ＮＮ３を有していてもよい。すなわち、第１変形例に係る半導体記憶装置１において、クラックストッパＫＳ２は、以下のような構造を有していてもよい。
コンタクトＣ０Ｕの上部に設けられた導電体層８０のＸＹ平面視における幅は、導電体層８１及び８２と比較してコア領域ＣＲから離れる方向に広く形成されている。導電体層８０の上に、コンタクトＣ１Ｕを介して導電体層８１が設けられる。導電体層８１の上に、コンタクトＣ２Ｕを介して導電体層８２が設けられる。導電体層８２の上に、コンタクトＣ３Ｕが設けられる。コンタクトＣ１Ｕ、Ｃ２Ｕ、及びＣ３Ｕが設けられる位置は、コンタクトＣ０Ｕが設けられた位置よりも、コア領域ＣＲに近い。
また、第１実施形態の第１変形例に係る半導体記憶装置１における端部領域ＥＲは、絶縁体層３０の内部において下記のような構造を有していてもよい。例えば、図９においては図示が省略されていたが、端部領域ＥＲの絶縁体層３０は、コア領域ＣＲの絶縁体層３０と同様に、導電体層４０及びゲート絶縁膜を含み得る。端部領域ＥＲにおける導電体層４０及びゲート絶縁膜は、コア領域ＣＲの導電体層４０及びゲート絶縁膜との区別のために、それぞれ導電体層４０Ｖ及びゲート絶縁膜３０Ｖと称される場合がある。
図１５に示されるように、導電体層４０と同様に、導電体層４０Ｖは、ゲート絶縁膜３０Ｖを介して、半導体基板２０の上に設けられる。このとき導電体層４０Ｖは、半導体基板２０の上方の全面に設けられるのではなく、部分的に設けられている。導電体層４０Ｖは、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の下方において設けられていない。言い換えると、導電体層４０Ｖが設けられていない領域の上方は、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域を含む。導電体層４０Ｖは、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の下方において隙間を有している。導電体層４０Ｖが設けられていない領域には、例えば、酸化シリコンが埋め込まれている。
図示されない領域において、導電体層４０Ｖが設けられていない領域は、Ｙ方向に延伸した部分を有していてもよい。また、導電体層４０Ｖが設けられていない領域は、Ｘ方向に延伸した部分を有していてもよい。これにより、導電体層４０Ｖが設けられていない領域は、例えば、ＸＹ平面視において、四角環状に沿って離散的に設けられる。このような導電体層４０Ｖが設けられていない領域は、離散的な四角環状にコア領域ＣＲを囲っている。
このように、第１実施形態の第１変形例に係る半導体記憶装置１は、導電体層４０Ｖに隙間を設けることで、隙間を設けた部分に亀裂を誘導することができる。半導体基板２０で発生した亀裂は、絶縁体層３０に伸展するとき、導電体層４０Ｖが設けられた領域よりも導電体層４０Ｖが設けられていない領域（隙間が設けられた領域）に誘導され易くなる。このため、第１実施形態の第１変形例に係る半導体記憶装置１は、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の下方には導電体層４０Ｖを設けないことで、亀裂を効果的にコンタクトＣ３ＶとコンタクトＣ３Ｕとの間へ誘導し得る。すなわち、第１実施形態の第１変形例に係る半導体記憶装置１は、さらに効果的に亀裂をＺ方向へ誘導し得る。
また、第１実施形態の第１変形例に係る半導体記憶装置１において、端部領域ＥＲは、図示せぬ表面保護膜３９から露出した絶縁体層３７の上面にトレンチＳＴＶを有していてもよい。すなわち、図１５に示されるように、絶縁体層３７は、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の上方にトレンチＳＴＶを有していてもよい。言い換えると、トレンチＳＴＶが形成されている部分における絶縁体層３７の＋Ｚ方向における高さは、その他の部分における絶縁体層３７の＋Ｚ方向における高さよりも低い。
第１実施形態の第１変形例に係る半導体記憶装置１は、絶縁体層３７にトレンチＳＴＶを設けることで、トレンチＳＴＶを設けた部分に亀裂を誘導できる。絶縁体層３７に伸展した亀裂は、絶縁体層３７において、トレンチＳＴＶが無い部分よりもトレンチＳＴＶがある部分に誘導され易くなる。このため、コンタクトＣ３ＶとコンタクトＣ３Ｕとの間の領域の上方にトレンチＳＴＶを設けることで、第１実施形態の第１変形例に係る半導体記憶装置１は、亀裂をさらに効果的にＺ方向へ誘導し得る。
図示されない領域において、トレンチＳＴＶは、Ｙ方向に延伸した部分を有している。また、トレンチＳＴＶは、Ｘ方向に延伸した部分も有している。これにより、トレンチＳＴＶは、例えば、ＸＹ平面視において、四角環状に設けられ、コア領域ＣＲを囲っている。また、トレンチＳＴＶは、例えば、ＸＹ平面視において、四角環状に沿って離散的に設けられていてもよい。このようなトレンチＳＴＶは、ＸＹ平面視において、離散的な四角環状にコア領域ＣＲを囲っている。
また、上述された第１実施形態では、コンタクトＣ３Ｕ、Ｃ３Ｖ、及びＣ３Ｗの側面に、スペーサＳＰが設けられた例について説明されたが、封止部材ＥＳｎ及びＥＳｐ並びにクラックストッパＫＳ１及びＫＳ２の構造はこれに限定されない。コンタクトＣ３Ｕ、Ｃ３Ｖ、及びＣ３Ｗの側面には、スペーサＳＰは設けられていてもよいし、いなくてもよい。
例えば、コア領域ＣＲに設けられるコンタクトは、積層体ＳＬＰと絶縁させるために、側面にスペーサＳＰを有している。製造の都合上、コンタクトＣ３Ｕ、Ｃ３Ｖ、及びＣ３Ｗは、コア領域ＣＲに設けられるコンタクトと同じ工程で作成され、このため、側面にスペーサＳＰを有する場合がある。これに対し、図１５においては、例えばコンタクトＣ３Ｕ及びＣ３Ｖがコア領域ＣＲのコンタクトとは独立して形成されて、コンタクトＣ３Ｕ及びＣ３Ｖの側面にスペーサＳＰが設けられていない例を示す。
また、第１実施形態の第２変形例に係る半導体記憶装置１において、ダイシングにはブレードダイシングが用いられていてもよい。図１６及び図１７は、第１実施形態の第２変形例に係る半導体記憶装置１の平面レイアウト及び断面構造をそれぞれ示している。図１７は、図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面図である。図１６及び図１７は、ブレードダイシングが用いられた場合における半導体記憶装置１の平面レイアウト及び断面構造をそれぞれ示している。図１６は、図３に示された領域を含んだ領域を示す。図１７は、図９に示された領域を含んだ領域を示す。図１７は、図１２に示された領域の一部を含んだ領域を示す。
ステルスダイシングと同様に、図１０～図１２を参照して説明された、ダイシングが行われる前の半導体記憶装置１がブレードダイシングされることにより、第２変形例に係る半導体記憶装置１が製造される。ブレードダイシングは、例えば図１０～図１２を参照して示されたカーフ領域ＫＲにおいて半導体記憶装置１の切断が行われる。
ブレードダイシングは、上部からブレードによってダイシングが行われる。このため、亀裂は、半導体記憶装置１の上方を起点としてＺ軸に沿った下方に伸展し、ウエハを分割する。亀裂は、理想的には、カーフ領域ＫＲ内を通過する。
このとき、第２変形例に係る半導体記憶装置１は、図１６及び図１７に示されるように、カーフ領域ＫＲが半導体記憶装置１の最外周となる。すなわち、第２変形例に係る半導体記憶装置１は、クラックストッパＫＳ１～ＫＳ４を有する。
クラックストッパＫＳ１～ＫＳ４は、ブレードダイシングを行う場合であっても、第１実施形態と同様の効果を発揮する。ブレードダイシングのように、例えばカーフ領域ＫＲにおける上部からダイシングが行われる場合でも、例えば応力等に起因して、半導体基板２０の近傍に亀裂が生じる場合がある。半導体基板２０の近傍に亀裂が生じた場合、クラックストッパＫＳ１及びＫＳ２は、発生した亀裂がコア領域ＣＲを損傷することを抑制し得る。
このように、第２変形例に係る半導体記憶装置１は、ダイシングの方法、又は亀裂の伸展する方向によっては、クラックストッパＫＳ２又はＫＳ４若しくはカーフ領域ＫＲを有する場合がある。このような場合、第２変形例に係る半導体記憶装置１は、図１６及び図１７を参照して述べられたように、カーフ領域ＫＲが半導体記憶装置１の最外周となる。又は、第２変形例に係る半導体記憶装置１は、端部領域ＥＲが半導体記憶装置１の最外周となる場合がある。
［３］第２実施形態
以下、第２実施形態に係る半導体記憶装置１について説明される。以下、第２実施形態の半導体記憶装置１は、半導体記憶装置１ｂと称される場合がある。また、第２実施形態における封止部材ＥＳｎ及びＥＳｐは、それぞれ封止部材ＥＳｎｂ及びＥＳｐｂと称される場合がある。また、第２実施形態におけるクラックストッパＫＳ１～ＫＳ４は、それぞれクラックストッパＫＳ１ｂ～ＫＳ４ｂと称される場合がある。
半導体記憶装置１ｂは、主に、配線層Ｄ２よりも上の構造において、第１実施形態に係る半導体記憶装置１（図９）と異なる。半導体記憶装置１ｂは、Ｚ軸に沿って半導体基板２０から絶縁体層３０までに相当する構造と、絶縁体層３０よりも上層の構造とを別々に形成し、形成後に貼り合わせるという方法で製造される。このような製造方法が用いられた構造であっても、第１実施形態で説明されたクラックストッパの構造を適用することができる。すなわち、第１実施形態と同様に、第２実施形態に係る半導体記憶装置１ｂのクラックストッパＫＳ１ｂとクラックストッパＫＳ２ｂとの間の距離は、Ｚ軸に沿った下方において広い部分を有し、上方において狭い部分を有する。以下、第１実施形態から新たに加えられた特徴について主に記述される。
［３－１］構成（構造）
以下、第２実施形態の半導体記憶装置１ｂにおける配線層Ｄ２より上の構造について主に記述される。
図１８は、第２実施形態に係る半導体記憶装置１ｂにおける断面構造の一例を示す。図１８は、第１実施形態における図９と同じ領域の断面を示す。半導体記憶装置１ｂは、半導体記憶装置１のＺ軸に沿って半導体基板２０から絶縁体層３０までに相当する構造と、絶縁体層３７及び絶縁体層３７よりもＺ軸に沿って上方に位置する部分に相当する構造とが別々に形成されている。半導体記憶装置１のＺ軸に沿った半導体基板２０から絶縁体層３０までに相当する構造は、以下ではＣＭＯＳチップＣＣと称される場合がある。絶縁体層３７及び絶縁体層３７よりもＺ軸に沿って上方に位置する部分に相当する構造は、以下ではメモリチップＭＣと称される場合がある。
以下では、第２実施形態における第１実施形態の絶縁体層３０、３６、及び３７、並びに表面保護膜３９に相当する部分は、それぞれ絶縁体層３０ｂ、３６ｂ、及び３７ｂ、並びに表面保護膜３９ｂと称される場合がある。半導体記憶装置１ｂは、メモリチップＭＣのＣＭＯＳチップＣＣとの対向面（絶縁体層３７ｂの底面）とＣＭＯＳチップＣＣのメモリチップＭＣとの対向面（絶縁体層３０ｂの上面）とが貼り合わされた構造を有している。絶縁体層３７ｂの底面は、例えば絶縁体層３７の上面に相当する。
図１８に示されるように、半導体記憶装置１ｂは、メモリチップＭＣ、ＣＭＯＳチップＣＣ、絶縁体層３８、及び表面保護膜３９ｂを含む。メモリチップＭＣは、絶縁体層３６ｂ及び３７ｂを含む。ＣＭＯＳチップＣＣは、半導体基板２０及び絶縁体層３０ｂを含む。
すなわち、半導体基板２０の上に、絶縁体層３０ｂが設けられる。絶縁体層３０ｂの上に、絶縁体層３７ｂが設けられる。絶縁体層３７ｂの上に、絶縁体層３６ｂが設けられる。絶縁体層３６ｂの上に、絶縁体層３８が設けられる。言い換えると、メモリチップＭＣの上に、絶縁体層３８が設けられる。絶縁体層３６ｂは、例えば領域によって上面の位置が異なっていてもよい。これに伴って絶縁体層３８は、例えば領域によって厚さが異なっていてもよい。絶縁体層３８の上方に、表面保護膜３９ｂが設けられる。表面保護膜３９と同様に、表面保護膜３９ｂは、クラックストッパＫＳ１ｂの上端の上方よりも内側において、外部との接続端子が設けられる領域以外に設けられる。
半導体基板２０及び絶縁体層３０ｂ内の配線層Ｄ２以下の構造は、第１実施形態における半導体基板２０及び絶縁体層３０内の配線層Ｄ２以下の構造と同様であるため、詳細な説明は省略される。
絶縁体層３０ｂの上面を含んだ層（配線層Ｄ２よりも上方に位置する）は、貼り合わせ層Ｄ３と称される場合がある。絶縁体層３０ｂは貼り合わせ層Ｄ３において、複数の貼り合わせパッドを有する。貼り合わせパッドは、接合金属と呼ばれてもよい。
絶縁体層３７ｂの内部における配線層Ｍ０～配線層Ｍ２の構造は、第１実施形態における絶縁体層３７の内部における配線層Ｍ０～配線層Ｍ２の構造をＺ軸において上下を反転させた構造と同様であるため、詳細な説明は省略される。
絶縁体層３７ｂの底面を含んだ層（配線層Ｍ２よりも下方に位置する）は、貼り合わせ層Ｍ３と称される場合がある。絶縁体層３７ｂは貼り合わせ層Ｄ３において、複数の貼り合わせパッドを有する。貼り合わせ層Ｍ３内の複数の貼り合わせパッドは、貼り合わせ層Ｄ３内の複数の貼り合わせパッドとそれぞれ重なって配置される。
絶縁体層３６ｂの内部の構造は、第１実施形態における絶縁体層３６の内部の構造をＺ軸において上下を反転させた構造と同様であるため、詳細な説明は省略される。図示が省略されているが、絶縁体層３６ｂは、第１実施形態と同様に、壁領域ＷＲ及び端部領域ＥＲにおいてソース線ＳＬの形成に使用される積層構造を含んでいてもよい。
半導体記憶装置１ｂに設けられた複数の貼り合わせパッドのうち、絶縁体層３７ｂ及び絶縁体層３０ｂの間（すなわちメモリチップＭＣ及びＣＭＯＳチップＣＣの間）で対向している２つの貼り合わせパッドは、貼り合わされている。これにより、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路との間が、電気的に接続される。メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向する２つの貼り合わせパッドの組は、境界を有していてもよいし、一体化していてもよい。例えば、図示が省略されているが、コア領域ＣＲ内の貼り合わせパッドは、関連付けられたビット線ＢＬに接続される。
封止部材ＥＳｎｂ及びＥＳｐｂのそれぞれは、封止部材ＥＳｎ及びＥＳｐと同様に、Ｚ方向に延伸する。封止部材ＥＳｐｂは、ＸＹ平面視において封止部材ＥＳｎｂよりも、コア領域ＣＲから離れている。封止部材ＥＳｎｂ及びＥＳｐｂのそれぞれは、絶縁体層３０ｂ、３７ｂ、及び３６ｂを分断する。封止部材ＥＳｎ及びＥＳｐのそれぞれは、導電体層９０ｂ～９７ｂ、並びにコンタクトＣ０Ｗｂ～Ｃ２Ｗｂ、Ｃ３Ｗ－１、Ｃ３Ｗ－２、及びＶ０Ｗｂ～Ｖ２Ｗｂを含む。
半導体記憶装置１ｂにおける半導体基板２０及び絶縁体層３０ｂ内の配線層Ｄ２以下の構造は、第１実施形態の半導体記憶装置１における半導体基板２０及び絶縁体層３０内の配線層Ｄ２以下の構造と同様である。封止部材ＥＳｎｂ及びＥＳｐｂにおける導電体層９０ｂ～９２ｂ及びコンタクトＣ０Ｗｂ～Ｃ２Ｗｂは、それぞれ封止部材ＥＳｎｂ及びＥＳｐｂにおける導電体層９０～９２及びコンタクトＣ０Ｗ～Ｃ２Ｗと同様である。このため、導電体層９０ｂ～９２ｂ及びコンタクトＣ０Ｗｂ～Ｃ２Ｗｂについて、以下に説明される点以外の点については、それぞれ導電体層９０～９２及びコンタクトＣ０Ｗ～Ｃ２Ｗについての説明が当てはまるとともに詳細な説明は省略される。
封止部材ＥＳｎｂ及びＥＳｐｂにおいて、導電体層９２ｂの上に、コンタクトＣ３Ｗ－１を介して導電体層９７ｂが設けられる。導電体層９７ｂは、貼り合わせパッドとして使用される。導電体層９７ｂの上に、導電体層９６ｂが設けられる。導電体層９６ｂは、ＣＭＯＳチップＣＣの界面に接し、貼り合わせパッドとして使用される。導電体層９６ｂの上に、コンタクトＶ２Ｗｂを介して導電体層９５ｂが設けられる。導電体層９５ｂの上に、コンタクトＶ１Ｗｂを介して導電体層９４ｂが設けられる。導電体層９４ｂの上に、コンタクトＶ０Ｗｂを介して導電体層９３ｂが設けられる。導電体層９３ｂの上に、コンタクトＣ３Ｗ－２が設けられる。このように、封止部材ＥＳｎｂ及びＥＳｐｂは、Ｚ軸に沿って延伸している。導電体層９６ｂは、導電体層９７ｂの直上ではなく、Ｙ方向及び（又は）Ｘ方向においてずれて設けられる場合がある。この場合については、変形例で後述される。
導電体層９７ｂ、９６ｂ、９５ｂ、９４ｂ、及び９３ｂは、それぞれ貼り合わせ層Ｄ３及びＭ３、配線層Ｍ２、Ｍ１、及びＭ０に含まれる。コンタクトＶ２Ｗｂ、Ｖ１Ｗｂ、及びＶ０Ｗｂ並びに導電体層９６ｂ、９５ｂ、９４ｂ、及び９３ｂの組は、絶縁体層３７ｂを分断する。また、コンタクトＣ３Ｗ－２は、絶縁体層３６ｂを分断する。コンタクトＣ３Ｗ－２の上面は、導電体層２１の下面の高さの位置に少なくとも達する。コンタクトＣ３Ｗ－２の側面に、スペーサＳＰが設けられる。スペーサＳＰは設けられていてもよいし、いなくてもよい。
図示されない領域において、導電体層９０ｂ～９７ｂ、並びにコンタクトＣ０Ｗｂ～Ｃ２Ｗｂ、Ｃ３Ｗ－１、Ｃ３Ｗ－２、及びＶ０Ｗｂ～Ｖ２Ｗｂの組は、Ｙ方向に延伸した部分を有している。また、導電体層９０ｂ～９７ｂ、並びにコンタクトＣ０Ｗｂ～Ｃ２Ｗｂ、Ｃ３Ｗ－１、Ｃ３Ｗ－２、及びＶ０Ｗｂ～Ｖ２Ｗｂの組は、Ｘ方向に延伸した部分も有している。これにより、導電体層９０ｂ～９７ｂ、並びにコンタクトＣ０Ｗｂ～Ｃ２Ｗｂ、Ｃ３Ｗ－１、Ｃ３Ｗ－２、及びＶ０Ｗｂ～Ｖ２Ｗｂの組は、例えば四角環状に設けられ、コア領域ＣＲを囲っている。導電体層９３ｂ～９５ｂ並びにコンタクトＶ０Ｗｂ～Ｖ２Ｗｂ、Ｃ３Ｗ－１、及びＣ３Ｗ－２のそれぞれは、例えばタングステンや銅のような金属を含む。導電体層９６ｂ及び９７ｂは、例えば銅を含む。スペーサＳＰは、例えばシリコン酸化膜である。封止部材ＥＳｎｂ及びＥＳｐｂのそれぞれは、コア領域ＣＲと半導体記憶装置１ｂの外縁との間の壁とみなされ得る。
封止部材ＥＳｎｂ及びＥＳｐｂのコンタクトＣ３Ｗ－２の各々は、ＸＹ平面視において、例えば距離ＮＮ１ｂ離れている。言い換えると、図１８において、すなわちＹＺ平面視において、封止部材ＥＳｎｂ及びＥＳｐｂのコンタクトＣ３Ｗ－２の各々は、Ｙ方向に距離ＮＮ１ｂ離れている。
クラックストッパＫＳ１ｂは、クラックストッパＫＳ１及びＫＳ２と同様に、Ｚ方向に延伸しつつ、屈曲した構造を有する。クラックストッパＫＳ１ｂは、絶縁体層３０ｂ、３７ｂ、及び３６ｂを分断する。
クラックストッパＫＳ１ｂは、導電体層７０ｂ～７２ｂ及び７３～７７、並びにコンタクトＣ０Ｖｂ～Ｃ２Ｖｂ、Ｃ３Ｖｂ－１、Ｃ３Ｖｂ－２、及びＶ０Ｖ～Ｖ２Ｖを含む。
半導体記憶装置１ｂにおける半導体基板２０及び絶縁体層３０ｂ内の配線層Ｄ２以下の構造は、第１実施形態の半導体記憶装置１における半導体基板２０及び絶縁体層３０内の配線層Ｄ２以下の構造と同様である。クラックストッパＫＳ１ｂにおける導電体層７０ｂ～７２ｂ及びコンタクトＣ０Ｖｂ～Ｃ２Ｖｂは、それぞれクラックストッパＫＳ１における導電体層７０～７２及びコンタクトＣ０Ｖ～Ｃ２Ｖと同様である。このため、導電体層７０ｂ～７２ｂ及びコンタクトＣ０Ｖｂ～Ｃ２Ｖｂについて、以下に説明される点以外の点については、それぞれ導電体層７０～７２及びコンタクトＣ０Ｖ～Ｃ２Ｖについての説明が当てはまるとともに詳細な説明は省略される。ここで、第２実施形態における距離ＮＮ２は、第１実施形態における距離ＮＮ２との区別のために、距離ＮＮ２ｂと称される場合がある。
クラックストッパＫＳ１ｂにおいて、導電体層７２ｂの上に、コンタクトＣ３Ｖｂ－１を介して導電体層７７が設けられる。導電体層７７は、貼り合わせパッドとして使用される。導電体層７７の上に、導電体層７６が設けられる。導電体層７６は、ＣＭＯＳチップＣＣの界面に接し、貼り合わせパッドとして使用される。導電体層７６の上に、コンタクトＶ２Ｖを介して導電体層７５が設けられる。導電体層７５の上に、コンタクトＶ１Ｖを介して導電体層７４が設けられる。導電体層７４の上に、コンタクトＶ０Ｖを介して導電体層７３が設けられる。導電体層７３の上に、コンタクトＣ３Ｖｂ－２が設けられる。このように、クラックストッパＫＳ１ｂは、絶縁体層３０ｂにおいて屈曲し、その他の部分ではＺ方向に延伸している。
導電体層７７、７６、７５、７４、及び７３は、それぞれ貼り合わせ層Ｄ３及びＭ３、配線層Ｍ２、Ｍ１、及びＭ０に含まれる。コンタクトＶ２Ｖ、Ｖ１Ｖ、及びＶ０Ｖ並びに導電体層７６、７５、７４、及び７３の組は、絶縁体層３７ｂを分断する。また、コンタクトＣ３Ｖｂ－２は、絶縁体層３６ｂを分断する。コンタクトＣ３Ｖｂ－２の上面は、導電体層２１の下面の高さの位置に少なくとも達する。コンタクトＣ３Ｖｂ－２の側面に、スペーサＳＰが設けられる。スペーサＳＰは設けられていてもよいし、いなくてもよい。
図示されない領域において、導電体層７０ｂ～７２ｂ及び７３～７７、並びにコンタクトＣ０Ｖｂ～Ｃ２Ｖｂ、Ｃ３Ｖｂ－１、Ｃ３Ｖｂ－２、及びＶ０Ｖ～Ｖ２Ｖの組は、Ｙ方向に延伸した部分を有している。また、導電体層７０ｂ～７２ｂ及び７３～７７、並びにコンタクトＣ０Ｖｂ～Ｃ２Ｖｂ、Ｃ３Ｖｂ－１、Ｃ３Ｖｂ－２、及びＶ０Ｖ～Ｖ２Ｖの組は、Ｘ方向に延伸した部分も有している。これにより、導電体層７０ｂ～７２ｂ及び７３～７７、並びにコンタクトＣ０Ｖｂ～Ｃ２Ｖｂ、Ｃ３Ｖｂ－１、Ｃ３Ｖｂ－２、及びＶ０Ｖ～Ｖ２Ｖの組は、例えば、ＸＹ平面視において、四角環状に設けられ、コア領域ＣＲを囲っている。導電体層７３～７５並びにコンタクトＶ０Ｖ～Ｖ２Ｖ、Ｃ３Ｖｂ－１、及びＣ３Ｖｂ－２のそれぞれは、例えばタングステンや銅のような金属を含む。導電体層７６及び７７は、例えば銅を含む。クラックストッパＫＳ１ｂは、例えば導電体層７６より上層及び導電体層７７より下層に、それぞれタングステンを含んだ構造を有する。スペーサＳＰは、例えばシリコン酸化膜である。クラックストッパＫＳ１ｂは、コア領域ＣＲとカーフ領域ＫＲとの間の壁とみなされ得る。
半導体記憶装置１と同様に、半導体記憶装置１ｂは、端部領域ＥＲにおいて、クラックストッパＫＳ３ｂを含んでいてもよい。クラックストッパＫＳ３ｂは、Ｚ方向に延伸する。クラックストッパＫＳ３ｂは、例えば絶縁体層３０ｂの一部を分断する。
クラックストッパＫＳ３ｂは、導電体層１１０ｂ及びコンタクトＣ０Ｔｂを含む。クラックストッパＫＳ３ｂにおける導電体層１１０ｂ及びコンタクトＣ０Ｔｂは、それぞれクラックストッパＫＳ３における導電体層１１０及びコンタクトＣ０Ｔと同様である。このため、導電体層１１０ｂ及びコンタクトＣ０Ｔｂについて、それぞれ導電体層１１０及びコンタクトＣ０Ｔについての説明が当てはまるとともに詳細な説明は省略される。ここで、第２実施形態の距離ＮＮ５は、距離ＮＮ５ｂと称される場合がある。
［３－２］半導体記憶装置１の製造方法
以下に、第２実施形態に係る半導体記憶装置１ｂにおける製造工程の内、ダイシングに関する工程の一例について説明する。以下に説明される工程は、第１実施形態と同様に、ステルスダイシングが使用される例に基づく。
ダイシングが行われる前の半導体記憶装置１の平面レイアウトについては、第１実施形態における図１０及び図１１と同様であるため、説明は省略される。
ダイシングが行われる前の半導体記憶装置１ｂの構造について、図１９を参照して説明される。図１９は、ダイシングが行われる前の半導体記憶装置１ｂの断面構造を示している。図１９に示されるように、クラックストッパＫＳ１ｂ及びＫＳ３ｂよりもコア領域ＣＲ側の構造については、図１８を参照して説明された内容と同様であるため、説明は省略される。製造途中の半導体記憶装置１ｂは、端部領域ＥＲにおいて、クラックストッパＫＳ２ｂを更に含む。製造途中の半導体記憶装置１ｂは、端部領域ＥＲにおいて、クラックストッパＫＳ４ｂを更に含んでいてもよい。
半導体基板２０及び絶縁体層３０ｂ内の配線層Ｄ２以下の構造は、第１実施形態における半導体基板２０及び絶縁体層３０内の配線層Ｄ２以下の構造と同様であるため、詳細な説明は省略される。
クラックストッパＫＳ２ｂは、クラックストッパＫＳ２と同様に、Ｚ方向に延伸しつつ、屈曲した構造を有する。クラックストッパＫＳ２ｂは、ＸＹ平面視においてクラックストッパＫＳ１ｂよりも、コア領域ＣＲから離れている。クラックストッパＫＳ２ｂは、絶縁体層３０ｂ、３７ｂ、及び３６ｂを分断する。
クラックストッパＫＳ２ｂは、導電体層８０ｂ～８２ｂ及び８３～８７、並びにコンタクトＣ０Ｕｂ～Ｃ２Ｕｂ、Ｃ３Ｕｂ－１、Ｃ３Ｕｂ－２、及びＶ０Ｕ～Ｖ２Ｕを含む。
クラックストッパＫＳ２ｂにおける導電体層８０ｂ～８２ｂ及びコンタクトＣ０Ｕｂ～Ｃ２Ｕｂは、それぞれクラックストッパＫＳ２における導電体層８０～８２及びコンタクトＣ０Ｕ～Ｃ２Ｕと同様である。このため、導電体層８０ｂ～８２ｂ及びコンタクトＣ０Ｕｂ～Ｃ２Ｕｂについて、以下に説明される点以外の点については、それぞれ導電体層８０～８２及びコンタクトＣ０Ｕ～Ｃ２Ｕについての説明が当てはまるとともに詳細な説明は省略される。ここで、第２実施形態における距離ＮＮ３及びＮＮＱは、それぞれ距離ＮＮ３ｂ及びＮＮＱｂと称される場合がある。
クラックストッパＫＳ２ｂにおいて、導電体層８２ｂの上に、コンタクトＣ３Ｕｂ－１を介して導電体層８７が設けられる。導電体層８７は、貼り合わせパッドとして使用される。導電体層８７の上に、導電体層８６が設けられる。導電体層８６は、ＣＭＯＳチップＣＣの界面に接し、貼り合わせパッドとして使用される。導電体層８６の上に、コンタクトＶ２Ｕを介して導電体層８５が設けられる。導電体層８５の上に、コンタクトＶ１Ｕを介して導電体層８４が設けられる。導電体層８４の上に、コンタクトＶ０Ｕを介して導電体層８３が設けられる。導電体層８３の上に、コンタクトＣ３Ｕｂ－２が設けられる。
コンタクトＣ３Ｕｂ－２が設けられる位置は、コンタクトＣ３Ｖｂ－２が設けられた位置よりも、コア領域ＣＲから離れている。コンタクトＣ３Ｕｂ－２と、コンタクトＣ３Ｖｂ－２とは、例えば距離ＮＮ４ｂ離れている。言い換えると、図１９において、コンタクトＣ３Ｕｂ－２は、コンタクトＣ３Ｖｂ－２と、＋Ｙ方向に距離ＮＮ４ｂ離れている。距離ＮＮ４ｂは、距離ＮＮ１ｂ、距離ＮＮ２ｂ、及び（又は）距離ＮＮ５ｂと略同じ長さであってもよい。このように、クラックストッパＫＳ２ｂは、絶縁体層３０ｂにおいて屈曲し、その他の部分ではＺ方向に延伸している。
導電体層８７、８６、８５、８４、及び８３は、それぞれ貼り合わせ層Ｄ３及びＭ３、配線層Ｍ２、Ｍ１、及びＭ０に含まれる。コンタクトＶ２Ｕ、Ｖ１Ｕ、及びＶ０Ｕ並びに導電体層８６、８５、８４、及び８３の組は、絶縁体層３７ｂを分断する。また、コンタクトＣ３Ｕｂ－２は、絶縁体層３６ｂを分断する。コンタクトＣ３Ｕｂ－２の上面は、導電体層２１の下面の高さの位置に少なくとも達する。コンタクトＣ３Ｕｂ－２の側面に、スペーサＳＰが設けられる。スペーサＳＰは設けられていてもよいし、いなくてもよい。
図示されない領域において、導電体層８０ｂ～８２ｂ及び８３～８７、並びにコンタクトＣ０Ｕｂ～Ｃ２Ｕｂ、Ｃ３Ｕｂ－１、Ｃ３Ｕｂ－２、及びＶ０Ｕ～Ｖ２Ｕの組は、Ｙ方向に延伸した部分を有している。また、導電体層８０ｂ～８２ｂ及び８３～８７、並びにコンタクトＣ０Ｕｂ～Ｃ２Ｕｂ、Ｃ３Ｕｂ－１、Ｃ３Ｕｂ－２、及びＶ０Ｕ～Ｖ２Ｕの組は、Ｘ方向に延伸した部分も有している。これにより、導電体層８０ｂ～８２ｂ及び８３～８７、並びにコンタクトＣ０Ｕｂ～Ｃ２Ｕｂ、Ｃ３Ｕｂ－１、Ｃ３Ｕｂ－２、及びＶ０Ｕ～Ｖ２Ｕの組は、例えば、ＸＹ平面視において、四角環状に設けられ、コア領域ＣＲを囲っている。導電体層８３～８５並びにコンタクトＶ０Ｕ～Ｖ２Ｕ、Ｃ３Ｕｂ－１、及びＣ３Ｕｂ－２のそれぞれは、例えばタングステンや銅のような金属を含む。導電体層８６及び８７は、例えば銅を含む。クラックストッパＫＳ２ｂは、例えば導電体層８６より上層及び導電体層８７より下層に、それぞれタングステンを含んだ構造を有する。スペーサＳＰは、例えばシリコン酸化膜である。クラックストッパＫＳ２ｂは、コア領域ＣＲとカーフ領域ＫＲとの間の壁とみなされ得る。
コンタクトＣ０ＶｂとコンタクトＣ０Ｕｂとの距離ＮＮＱｂは、コンタクトＣ３Ｖｂ－２とコンタクトＣ３Ｕｂ－２との距離ＮＮ４ｂよりも大きい。すなわち、クラックストッパＫＳ１ｂとクラックストッパＫＳ２ｂとの間の距離は、Ｚ軸に沿った下方において広い部分を有し、上方において狭い部分を有する。
クラックストッパＫＳ４ｂは、Ｚ方向に延伸する。クラックストッパＫＳ４ｂは、例えば絶縁体層３０ｂの一部を分断する。クラックストッパＫＳ４ｂは、ＸＹ平面視においてクラックストッパＫＳ２ｂとＫＳ３ｂとの間に位置する。
クラックストッパＫＳ４ｂは、導電体層１２０ｂ及びコンタクトＣ０Ｓｂを含む。クラックストッパＫＳ４ｂにおける導電体層１２０ｂ及びコンタクトＣ０Ｓｂは、それぞれクラックストッパＫＳ４における導電体層１２０及びコンタクトＣ０Ｓと同様である。このため、導電体層１２０ｂ及びコンタクトＣ０Ｓｂについて、以下に説明される点以外の点については、それぞれ導電体層１２０及びコンタクトＣ０Ｓについての説明が当てはまるとともに詳細な説明は省略される。ここで、第２実施形態の距離ＮＮ６及びＮＮ７は、それぞれ距離ＮＮ６ｂ及びＮＮ７ｂと称される場合がある。
図１９を参照して説明された、ダイシングが行われる前の半導体記憶装置１ｂがダイシングされることにより、半導体記憶装置１ｂが製造される。以下に、半導体記憶装置１ｂにおけるステルスダイシングの工程の一例について説明する。
まず、半導体基板２０における、コンタクトＣ３Ｖｂ－２とコンタクトＣ３Ｕｂ－２との間の領域の下方にダイシングに用いるレーザーを照射する。レーザーが照射された場所は、ステルスダイシングの起点となる。
次に、半導体記憶装置１ｂを含むウエハに引っ張り応力等を加えることで、レーザーが照射された場所近傍から亀裂が発生する。発生した亀裂は、Ｚ軸に沿った上方に伸展し、絶縁体層３０ｂ、３７ｂ、３６ｂ、及び３８を分割することで、ウエハを分割する。分割されたウエハの内、コア領域ＣＲを含む部分が半導体記憶装置１ｂとなる。
亀裂は、理想的には、コンタクトＣ３Ｖｂ－２とコンタクトＣ３Ｕｂ－２との間の領域を通過する。このとき、半導体記憶装置１ｂは、図１８を参照して説明された構造となる。すなわち、亀裂が理想的に伸展した場合、半導体記憶装置１ｂは、クラックストッパＫＳ１ｂ及びＫＳ３ｂを有し、クラックストッパＫＳ２ｂ及びＫＳ４ｂ並びにカーフ領域ＫＲを有しない。
半導体記憶装置１ｂは、ダイシングの方法、又は亀裂の伸展する方向によっては、クラックストッパＫＳ２ｂ又はＫＳ４ｂ若しくはカーフ領域ＫＲを有していてもよい。
［３－３］第２実施形態の利点（効果）
以上で説明した第２実施形態に係る半導体記憶装置１ｂによれば、第１実施形態と同様に、半導体記憶装置１ｂの歩留まりを向上させることができる。
まず、第１実施形態と同様に、貼り合わせ構造を有する半導体記憶装置１ｂのダイシングにおいても、ブレードダイシングだけでなく、ステルスダイシングを使用したいという要請がある。このため、亀裂によるコア領域ＣＲの損傷を効果的に抑制し得るクラックストッパが望まれる。
第１実施形態と同様に、第２実施形態に係る半導体記憶装置１ｂは、亀裂の誘導を効果的に行えるように、クラックストッパＫＳ１ｂ及びＫＳ２ｂの形状が設計されている。すなわち、半導体記憶装置１ｂにおいて、コンタクトＣ０ＶｂとコンタクトＣ０Ｕｂとの距離ＮＮＱｂは、コンタクトＣ３Ｖｂ－２とコンタクトＣ３Ｕｂ－２との距離ＮＮ４ｂよりも大きい。また、クラックストッパＫＳ１ｂとクラックストッパＫＳ２ｂとの間の距離は、Ｚ軸に沿った下方において広い部分を有し、上方において狭い部分を有する。
このため、第２実施形態に係る半導体記憶装置１ｂにおけるクラックストッパＫＳ１ｂ及びＫＳ２ｂは、第１実施形態の比較例に係る半導体記憶装置１ｒにおけるクラックストッパＫＳ１ｒ及びＫＳ２ｒのような屈曲した形状を有しない場合よりも効果的に亀裂をＺ方向へ誘導し得る。すなわち、第１実施形態と同様に、クラックストッパＫＳ１ｂ及びＫＳ２ｂは、屈曲した形状を有しない場合よりも、効果的に亀裂によるコア領域ＣＲの損傷を抑制し得る。
また、第１実施形態と同様に、第２実施形態に係る半導体記憶装置１ｂは、クラックストッパＫＳ１ｂ及びＫＳ２ｂを有するだけでも亀裂をＺ方向へ誘導し得るが、クラックストッパＫＳ３ｂ及びＫＳ４ｂを有することで、さらに効果的に亀裂をＺ方向へ誘導し得る。
また、第１実施形態と同様に、第２実施形態に係る半導体記憶装置１ｂは、クラックストッパＫＳ１ｂ～ＫＳ４ｂ同士の間の領域の下方に素子分離領域ＳＴＩを設けることで、亀裂を効果的にコンタクトＣ３Ｖｂ－２とコンタクトＣ３Ｕｂ－２との間へ誘導し得る。これにより、第２実施形態に係る半導体記憶装置１ｂは、さらに効果的に亀裂をＺ方向へ誘導し得る。
また、第１実施形態と同様に、第２実施形態に係る半導体記憶装置１ｂは、表面保護膜３９ｂがコンタクトＣ３Ｖｂ－２とコンタクトＣ３Ｕｂ－２との間の領域の上方に設けられていないことにより、亀裂をコンタクトＣ３Ｖｂ－２とコンタクトＣ３Ｕｂ－２との間の領域の上方に誘導し易くなる。
［４］第２実施形態の変形例
半導体記憶装置１ｂにおいて、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わされるときに、メモリチップＭＣの貼り合わせパッドとＣＭＯＳチップＣＣの貼り合わせパッドとがずれて貼り合わされる場合がある。この場合について、図２０を参照して説明する。
図２０は、第２実施形態の変形例に係る半導体記憶装置１ｂにおけるダイシングが行われる前の断面構造の一例を示す。図２０は、図１９と同じ領域を示す。
図２０に示されるように、貼り合わせ層Ｍ３における導電体層９６ｂ、７６、及び８６は、それぞれ貼り合わせ層Ｄ３における導電体層９７ｂ、７７、及び８７の直上ではなく、－Ｙ方向にずれて設けられている。このような構造は、例えばメモリチップＭＣをＣＭＯＳチップＣＣに貼り合わせる際に、貼り合わせる位置が－Ｙ方向にずれた場合に生じ得る。
ずれが最大に生じた場合であっても、導電体層９６ｂ、７６、及び８６は、それぞれ導電体層９７ｂ、７７、及び８７に重なる部分を有する。すなわち、クラックストッパＫＳ１ｂ及びＫＳ２ｂ並びに封止部材ＥＳｎｂ及びＥＳｐｂはそれぞれ連続的に設けられている。また、ずれが最大に生じた場合であっても、導電体層７６及び８６は、それぞれ導電体層８７及び７７には重ならない。
図２０は、メモリチップＭＣが－Ｙ方向にずれた例であるが、＋Ｙ方向、＋Ｘ方向、及び－Ｘ方向にずれた場合についても同様である。このような場合、導電体層９６ｂ、７６、及び８６は、それぞれ導電体層９７ｂ、７７、及び８７の直上ではなく、Ｙ方向及び（又は）Ｘ方向にずれて設けられる。すなわち、導電体層９６ｂ、７６、及び８６は、それぞれ導電体層９７ｂ、７７、及び８７の直上ではなく、コア領域ＣＲから半導体基板２０の最外周に向かう方向又は半導体基板２０の最外周からコア領域ＣＲに向かう方向にずれて設けられる。言い換えると、導電体層９６ｂ、７６、及び８６の側面の延長上に、導電体層９７ｂ、７７、及び８７の側面が位置しない場合がある。
また、このようなずれが生じると、例えばクラックストッパＫＳ１ｂにおいて、コンタクトＣ３Ｖｂ－２及びＶ０Ｖ～Ｖ２Ｖは、コンタクトＣ３Ｖｂ－１及びＣ２Ｖｂの真上には位置しないことになる。コンタクトＣ３Ｖｂ－２及びＶ０Ｖ～Ｖ２Ｖが、コンタクトＣ３Ｖｂ－１及びＣ２Ｖｂの真上には位置していない場合であっても、クラックストッパＫＳ１ｂは連続的に設けられ、且つ導電体層７６及び８６は、それぞれ導電体層８７及び７７には重ならない。クラックストッパＫＳ２ｂについても同様である。
このため、メモリチップＭＣとＣＭＯＳチップＣＣとがＹ方向及び（又は）Ｘ方向にずれて設けられた場合でも、第２実施形態の効果に影響は生じない。すなわち、メモリチップＭＣとＣＭＯＳチップＣＣとがＹ方向及び（又は）Ｘ方向にずれて設けられた場合でも、クラックストッパＫＳ１ｂ及びＫＳ２ｂは、半導体基板２０で発生した亀裂を効果的にＺ方向へ誘導し得る。
また、半導体記憶装置１ｂにおいて、貼り合わせパッドと一般的な配線層との区別は可能である。メモリチップＭＣとＣＭＯＳチップＣＣとの貼り合わせ工程において、導電体層９６ｂ、７６、８６は、それぞれ導電体層９７ｂ、７７、及び８７に接続される。例えば、導電体層７６及び７７に銅を用いると、導電体層７６の銅と導電体層７７の銅とが一体化して、互いの銅の境界の確認が困難となる場合がある。
このような場合であっても、例えば、図２０を参照して示されたように、導電体層７６と導電体層７７とがＹ方向及び（又は）Ｘ方向にずれて設けられていることにより、貼り合わせ構造であることが確認できる。また、銅のバリアメタルの位置ずれ（側面における不連続箇所の発生）により貼り合わせ構造であることが確認できる。導電体層９６ｂ及び９７ｂの組、並びに導電体層８６及び８７の組についても同様である。
さらに、導電体層９６ｂ、７６、８６、９７ｂ、７７、及び８７をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。この場合について、図２１を参照して説明する。図２１は、第２実施形態の変形例に係る半導体記憶装置１ｂにおけるダイシングが行われる前の断面構造の一例を示す。図２１は、図１９と同じ断面の一部を拡大した領域を示す。図２１に示されるように、変形例に係る半導体記憶装置１ｂは、例えば、テーパー形状を有する導電体層９７ｂ、７７、及び８７の上部に、それぞれ逆テーパー形状の導電体層９６ｂ、７６、及び８６が貼り合わされる。
このため、導電体層７６と導電体層７７とを貼り合わせた部分におけるＺ軸に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。言い換えると、導電体層７６の側面の延長上に、導電体層７７の側面が位置しない場合がある。このような側面の形状の違いから、貼り合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。導電体層９６ｂ及び９７ｂの組、並びに導電体層８６及び８７の組についても同様である。
また、導電体層７６と導電体層７７とを貼り合わせた場合、これらを形成する各銅の底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的な銅を用いた配線層では、銅の上面に銅の酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、一般的な配線層との区別は可能である。
［４］その他の変形例等
第１乃至第２実施形態において、半導体記憶装置１乃至１ｂの構造はその他の構造であってもよい。第１実施形態の変形例における構造は、第２実施形態に対しても適用され得る。第１実施形態の変形例において示された構造は、その一部のみ、又は複数を組み合わせた構造であっても、第１実施形態及び第２実施形態に対して適用され得る。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。
本発明の第１乃至第２実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第１乃至第２実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。第１乃至第２実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～１ｂ…半導体記憶装置、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２５，４０～４５，７０～７７，８０～８７，９０～９５，１１０，１２０…導電体層、３０～３８…絶縁体層、５０…コア部材、５１…半導体層、５２…積層膜、５３…トンネル絶縁膜、５４…絶縁膜、５５…ブロック絶縁膜、１００…メモリコントローラ、ＢＬ０～ＢＬｍ…ビット線、ＢＬＫ０～ＢＬＫｎ…ブロック、ＭＴ０～ＭＴ７…メモリセルトランジスタ、ＳＴＤ，ＳＴＳ…選択トランジスタ、ＳＧＤ０～ＳＧＤ４…選択ゲート線、ＳＵ０～ＳＵ４…ストリングユニット、ＷＬ０～ＷＬ７…ワード線、ＳＬＴ，ＳＨＥ…部材、ＫＳ１～ＫＳ４…クラックストッパ、封止部材…ＥＳｎ，ＥＳｐ、Ｃ０～Ｃ２，Ｃ０Ｓ，Ｃ０Ｔ，Ｃ０Ｕ～Ｃ３Ｕ，Ｃ０Ｖ～Ｃ３Ｖ，Ｃ０Ｗ～Ｃ３Ｗ，Ｖ０Ｕ～Ｖ２Ｕ，Ｖ０Ｖ～Ｖ２Ｖ，Ｖ０Ｗ，Ｖ１Ｗ…コンタクト

Claims (5)

  1. 第１領域と、上面視で前記第１領域を囲う第２領域とを有する基板と、
    前記第１領域内で前記基板の第１方向に沿った上方に設けられた積層体と、
    前記第２領域内で前記基板上に設けられ且つ前記第１方向に延びる第１導電体と、
    前記第１導電体上に設けられ、前記第１領域から前記第２領域に向かう方向に延びる第２導電体と、
    前記第２導電体上に設けられ且つ前記第１方向に延び、上面が前記積層体の上面の高さの位置に少なくとも達する第３導電体と、
    を備え、
    前記第３導電体は、前記第１導電体よりも前記第１領域から離れて位置し、
    前記第３導電体は、前記第１導電体と前記第１方向に対向せず、
    前記第１導電体、前記第２導電体、及び前記第３導電体の組は、上面視で前記第１領域を囲う、
    半導体記憶装置。
  2. 前記第１方向に延び、且つ前記第３導電体よりも前記第１領域に近く位置する第４導電体を更に備え、
    前記第４導電体は、前記第２導電体及び前記第３導電体に接しておらず、前記第２導電体よりも前記第１方向に沿った上方に設けられ、上面視で前記第１領域を囲う、
    請求項１に記載の半導体記憶装置。
  3. 前記第３導電体の下方と前記第１導電体との間の領域の下方且つ前記基板の上面を含む領域に設けられた第１絶縁体を更に備える、
    請求項１に記載の半導体記憶装置。
  4. 前記第１導電体よりも前記第１領域から離れて設けられ、前記第１方向に延びる、第５導電体を更に含み、
    前記第５導電体は、前記第２導電体に接しておらず、
    前記第５導電体は、前記第３導電体と前記第１方向に対向し、
    前記第５導電体は、上面視で前記第１領域を囲う、
    請求項１に記載の半導体記憶装置。
  5. 前記第２領域内で前記基板上に設けられ且つ前記第１方向に沿って延びる第６導電体と、
    前記第６導電体上に設けられ、前記第２領域から前記第１領域に向かう方向に延びる第７導電体と、
    前記第７導電体上に設けられ且つ前記第１方向に延び、上面が前記積層体の前記上面の高さの位置に少なくとも達し、前記第３導電体よりも前記第１領域から離れて位置する第８導電体と、
    、を更に備え、
    前記第６導電体は、前記第８導電体よりも前記第１領域から離れて位置し、
    前記第６導電体は、前記第８導電体と前記第１方向に対向せず、
    前記第６導電体、前記第７導電体、及び前記第８導電体の組は、上面視で前記第１領域を囲う、
    請求項１に記載の半導体記憶装置。
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