TWI759786B - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

本發明之實施方式提供一種能夠縮小晶片面積之半導體記憶裝置及其製造方法。  實施方式之半導體記憶裝置包含基板、第1導電體層、複數個第2導電體層、柱、第1接點及氧化膜。基板具有核心區域、以與核心區域分離且包圍核心區域外周之方式設置之第1區域、及連接核心區域與第1區域之間的第2區域。第1導電體層於核心區域、第1區域及第2區域內，設置於基板上方之第1層。複數個第2導電體層在核心區域內之第1導電體層之上方，相互於第1方向分開地設置。柱貫通第1導電體層與複數個第2導電體層，且該柱與第2導電體層交叉之部分，作為記憶胞電晶體發揮功能。第1接點於第1區域內將第1導電體層分斷。氧化膜61於第1層中設置於第1接點C3W與第1導電體層31之間，將第1接點與第1導電體層間絕緣，且含有雜質。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
實施方式係關於一種半導體裝置及其製造方法。
已知有一種能夠非揮發性地記憶資料之NAND(Not AND，反及)型快閃記憶體。
實施方式提供一種能夠縮小晶片面積之半導體記憶裝置及其製造方法。
實施方式之半導體記憶裝置包含基板、第1導電體層、複數個第2導電體層、柱、第1接點及氧化膜。基板具有核心區域、以與核心區域分離且包圍核心區域外周之方式設置之第1區域、及連接核心區域與第1區域之間的第2區域。第1導電體層於核心區域、第1區域及第2區域內，設置於基板上方之第1層。複數個第2導電體層在核心區域內之第1導電體層之上方，相互於第1方向分開地設置。柱貫通第1導電體層與複數個第2導電體層，且該柱與第2導電體層交叉之部分，作為記憶胞電晶體發揮功能。第1接點於第1區域內將第1導電體層分斷。氧化膜於第1層中，設置於第1接點與第1導電體層之間，將第1接點與第1導電體層間絕緣，且含有雜質。
1:半導體記憶裝置
2:記憶體控制器
10:記憶胞陣列
11:指令暫存器
12:位址暫存器
13:定序器
14:驅動器模組
15:列解碼器模組
16:感測放大器模組
20:半導體基板
21~39:導電體層
40:半導體層
41:隧道絕緣膜
42:絕緣膜
43:阻擋絕緣膜
50:絕緣構件
51:絕緣構件
60:絕緣體層
61:氧化膜
62:氧化膜
63:犧牲構件
70~72:導電體層
80:絕緣體層
ADD:位址資訊
BAd:區塊位址
BL(BL0~BLm):位元線
BLK(BLK0~BLKn):區塊
BR:橋接部
BR1:橋接部
BR2:橋接部
C0,C1,C2,C3,C4,C0W,C1W,C2W,C3W,C3L,V0W,V1W,V2W:接點
C3T,C4T:接點區域
C3S:狹縫
C3H:孔
C4H:孔
CAd:行位址
CC:接點
CMD:指令
CR:核心區域
CS:止裂部
CS1:止裂部
CS2:止裂部
CU:胞單元
CV:接點
D0~D2,M0~M2:配線層
DAT:寫入資料
DP:分斷部
ER:端部區域
GC:導電體層
HA:引出區域
KR:切口區域
MA:記憶區域
MT(MT0~MT7):記憶胞電晶體
MP:記憶體柱
NS:NAND串
PA:貫通區域
PAd:頁位址
SGD,SGS:選擇閘極線
SGD0~SGD3:選擇閘極線
SI:分隔絕緣膜
ST1,ST2:選擇電晶體
SU:串單元
SU0~SU3:串單元
SL:源極線
SLT:狹縫
SLTa:狹縫
SLTb:狹縫
TR:電晶體
WR:壁區域
WL(WL0~WL7):字元線
圖1係表示實施方式之半導體記憶裝置之構成例之方塊圖。
圖2係表示實施方式之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例的電路圖。
圖3係表示實施方式之半導體記憶裝置之平面佈局之一例的俯視圖。
圖4係表示實施方式之半導體記憶裝置之平面佈局之一例的俯視圖。
圖5係表示實施方式之半導體記憶裝置之核心區域之平面佈局之一例的俯視圖。
圖6係表示實施方式之半導體記憶裝置之記憶區域之詳細之剖面構造之一例的剖視圖。
圖7係表示實施方式之半導體記憶裝置之核心區域之剖面構造之一例的剖視圖。
圖8係表示實施方式之半導體記憶裝置之貫通區域之剖面構造之一例的剖視圖。
圖9係表示實施方式之半導體記憶裝置所具備之壁區域及端部區域之剖面構造之一例的剖視圖。
圖10係表示實施方式之半導體記憶裝置所具備之止裂部之剖面構造之一例的剖視圖。
圖11係表示實施方式之半導體記憶裝置之橋接區域之剖面構造之一例的剖視圖。
圖12係表示實施方式之半導體記憶裝置之製造方法之一例的流程圖。
圖13係表示實施方式之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。
圖14係表示實施方式之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。
圖15係表示實施方式之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。
圖16係表示實施方式之半導體記憶裝置之製造中途之剖面構造之一例的剖視圖。
圖17係表示實施方式之比較例之半導體記憶裝置之剖面構造之一例的剖視圖。
圖18係表示實施方式之變化例之半導體記憶裝置之剖面構造之一例的剖視圖。
以下，參照圖式對實施方式進行說明。各實施方式例示了用於實現發明之技術思想之裝置及方法。圖式係模式性或概念性圖，各圖式之尺寸及比例等不一定與現實情況相同。本發明之技術思想並不受構成要素之形狀、構造及配置等限定。
再者，於以下說明中，對具有大致相同功能及構成之構成要素標註相同符號。構成參照符號之字母後之數字用以將藉由包含相同字母之參照符號來參照且具有相同構成之要素彼此區分開來。同樣，構成參照符號之數字後之字母用以將藉由包含相同數字之參照符號來參照且具有相同構成之要素彼此區分開來。於無需將包含相同字母或數字之參照符號所表示之要素相互區分之情形時，該等要素分別藉由僅包含字母或數字之參照符號來參照。
[1]實施方式
以下，對實施方式之半導體記憶裝置1進行說明。
[1-1]半導體記憶裝置1之構成
[1-1-1]半導體記憶裝置1之整體構成
圖1表示實施方式之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發性地記憶資料之NAND型快閃記憶體，能夠利用外部之記憶體控制器2進行控制。
如圖1所示，半導體記憶裝置1具備例如記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係包含能夠非揮發性地記憶資料之複數個記憶胞之集合，例如用作資料之抹除單位。又，於記憶胞陣列10中設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線相關聯。關於記憶胞陣列10之詳細構成將於下文詳細敍述。
指令暫存器11保存半導體記憶裝置1從記憶體控制器2接收到之指令CMD。指令CMD包含例如使定序器13執行讀取動作、寫入動作、抹除動作等之命令。
位址暫存器12保存半導體記憶裝置1從記憶體控制器2接收到之位址資訊ADD。位址資訊ADD包含例如區塊位址BAd、頁位址PAd及行位址CAd。例如，區塊位址BAd、頁位址PAd及行位址CAd分別用於區塊BLK、字元線及位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於指令暫存器11中所保存之指令CMD而控制驅動器模組14、列解 碼器模組15及感測放大器模組16等，執行讀取動作、寫入動作及抹除動作等。
驅動器模組14產生讀取動作、寫入動作及抹除動作等中所使用之電壓。並且，驅動器模組14例如基於位址暫存器12中所保存之頁位址PAd，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於位址暫存器12中所保存之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。並且，列解碼器模組15例如將施加至與所選擇之字元線對應之信號線的電壓傳輸至所選擇之區塊BLK內之被選擇的字元線。
感測放大器模組16於寫入動作中，根據從記憶體控制器2接收到之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組16於讀取動作中，基於位元線之電壓判定記憶胞中所記憶之資料，將判定結果作為讀取資料DAT傳輸至記憶體控制器2。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉諸如SD(Secure Digital，安全數位)TM卡之記憶卡、及SSD(solid state drive，固態硬碟)等。
[1-1-2]記憶胞陣列10之電路構成
圖2係抽選記憶胞陣列10所包含之複數個區塊BLK中之1個區塊BLK來表示實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成的一例。如圖2所示，區塊BLK例如包含4個串單元SU0~SU3。
各串單元SU包含分別與位元線BL0~BLm(m為1以上之整數)相關聯之複數個NAND串NS。各NAND串NS包含例如記憶胞電晶體 MT0~MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發性地保存資料。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
各NAND串NS中，記憶胞電晶體MT0~MT7串聯連接。選擇電晶體ST1之汲極與相關聯之位元線BL連接，選擇電晶體ST1之源極與串聯連接之記憶胞電晶體MT0~MT7之一端連接。選擇電晶體ST2之汲極與串聯連接之記憶胞電晶體MT0~MT7之另一端連接。選擇電晶體ST2之源極與源極線SL連接。
同一區塊BLK中，記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。串單元SU0~SU3內之各個選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。同一區塊BLK中所包含之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
位元線BL0~BLm分別被分配不同之行位址。各位元線BL由複數個區塊BLK間被分配同一行位址之NAND串NS所共有。字元線WL0~WL7分別設置於每個區塊BLK。源極線SL為複數個區塊BLK間所共有。
於1個串單元SU內連接於共通字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，將分別包含記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU可以相應於記憶胞電晶體MT所記憶之資料之位元數，具有2頁資料以上之記憶容量。
再者，第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限於以上所說明之構成。例如，各區塊BLK所包含 之串單元SU之個數、或各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別為任意個數。
[1-1-3]半導體記憶裝置1之構造
以下，對實施方式之半導體記憶裝置1之構造之一例進行說明。再者，以下所參照之圖式中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於相對於半導體記憶裝置1之形成中所使用之半導體基板20之表面鉛直之方向。俯視圖中，為了容易觀察圖而適當附加了影線。俯視圖中所附加之影線未必與附加了影線之構成要素之素材或特性相關。剖視圖中，為了容易觀察圖而適當省略層間絕緣膜等之圖示。
(半導體記憶裝置1之平面佈局)
圖3表示實施方式之半導體記憶裝置1之平面佈局之一例。如圖3所示，半導體記憶裝置1之平面佈局被分割為例如核心區域CR、壁區域WR、切口區域KR、接點區域C3T及端部區域ER。
核心區域CR係例如設置於半導體基板20之中央部之矩形區域。於核心區域CR設置例如記憶胞陣列10。核心區域CR可配置成任意形狀且配置於任意區域。於半導體記憶裝置1具有複數個記憶胞陣列10之情形時，半導體基板20上可設置複數個核心區域CR。
壁區域WR係以包圍核心區域CR外周之方式設置之方形環狀之區域。於壁區域WR設置例如後述之止裂部CS。當於半導體基板20上設置複數個核心區域CR時，壁區域WR可設置成一併包圍複數個核心區域CR，亦可針對每個核心區域CR設置。
於由壁區域WR包圍之區域，形成例如列解碼器模組15或 感測放大器模組16等周邊電路。該等周邊電路被允許與核心區域CR重疊。因此，實施方式之半導體記憶裝置1具有記憶胞陣列10與周邊電路重疊設置之構造。
壁區域WR與核心區域CR之間的區域對應於接點區域C3T。於接點區域C3T設置例如用以連接記憶胞陣列10與周邊電路之間的接點。例如，列解碼器模組15經由設置於接點區域C3T之接點，與記憶胞陣列10內之配線(例如字元線WL)電連接。
切口區域KR係以包圍壁區域WR之外周之方式設置之方形環狀之區域，與半導體基板20之最外周相接。於切口區域KR，設置例如在製造半導體記憶裝置1時使用之對準標記、或保護環等。切口區域KR與壁區域WR之間的區域對應於端部區域ER。切口區域KR內之構造體可藉由半導體記憶裝置1製造時之切割步驟去除。
並且，於實施方式之半導體記憶裝置1設置終止層SP，該終止層SP用於應對蝕刻時之電弧擊穿。圖4係表示實施方式之半導體記憶裝置1所具備之終止層SP之平面佈局之一例。如圖4所示，半導體記憶裝置1進而具備終止層SP、狹縫SLT、止裂部CS1及CS2、以及分斷部DP。
終止層SP設置於例如核心區域CR、壁區域WR及切口區域KR之整個面。又，終止層SP具有於核心區域CR與切口區域KR之間隔著壁區域WR在Y方向上延伸之部分(以下稱為橋接部BR)。本例中，例示終止層SP具有2個橋接部BR1及BR2之情形，橋接部BR只要設置至少1個即可。又，橋接部BR可配置於任意位置。
狹縫SLT設置於核心區域CR，具有於Y方向上延伸之部分及於X方向上延伸之部分。具體而言，於X方向上延伸之複數個狹縫SLT 排列於Y方向。並且，於Y方向上延伸之2個狹縫SLT之其中一個與於X方向上延伸之複數個狹縫SLT之一端連接，於Y方向上延伸之2個狹縫SLT之另一個與於X方向上延伸之複數個狹縫SLT之另一端連接。
又，狹縫SLT具有於內部埋入有絕緣構件之構造，將設置於相同配線層且隔著該狹縫SLT相鄰之導電體層間分斷。例如，狹縫SLT將與字元線WL0~WL7、以及選擇閘極線SGD及SGS分別對應之複數個配線層分斷。實施方式中，被狹縫SLT包圍之區域分別對應於1個區塊BLK。
止裂部CS1於壁區域WR中，以包圍核心區域CR之外周之方式設置成方形環狀。止裂部CS2於壁區域WR中，以包圍止裂部CS1之外周之方式設置成方形環狀。又，止裂部CS將設置於壁區域WR內之終止層SP分斷。並且，隔著止裂部CS相鄰之終止層SP因該止裂部CS而絕緣。再者，止裂部CS只要於壁區域WR設置至少1個即可。又，各止裂部CS可分割為複數個而設置。
止裂部CS例如於切割步驟中，在半導體記憶裝置1之端部產生裂痕等時，抑制裂痕等到達半導體記憶裝置1之內側。又，止裂部CS抑制水分等從半導體記憶裝置1之端部滲透至核心區域CR。進而，止裂部CS抑制在半導體記憶裝置1之層間絕緣膜(例如四乙氧基矽烷(TEOS))產生之應力。
分斷部DP將設置於壁區域WR與切口區域KR之間的終止層SP分斷。並且，隔著分斷部DP相鄰之終止層SP因該分斷部DP而絕緣。本例中，分斷部DP分別設置於橋接部BR1與端部區域ER重疊之部分、及橋接部BR2與端部區域ER重疊之部分。
(核心區域CR之詳細之平面佈局)
圖5係實施方式之半導體記憶裝置1之核心區域CR之平面佈局之一例，抽選並示出對應於1個區塊BLK(即，串單元SU0~SU3)之區域。如圖5所示，核心區域CR包含例如記憶區域MA、引出區域HA及接點區域C4T。又，核心區域CR中，半導體記憶裝置1具備狹縫SLTa及SLTb、複數個記憶體柱MP、以及複數個接點CC及C4。
記憶區域MA、引出區域HA及接點區域C4T分別於Y方向上延伸設置，且排列於X方向。記憶區域MA佔據核心區域CR之大部分。引出區域HA設置於X方向上之一端部分。接點區域C4T適當插入核心區域CA內，例如將記憶區域MA於X方向上分割。再者，引出區域HA可分別設置於X方向上之兩端部分，接點區域C4T可插入引出區域HA。
引出區域HA中，選擇閘極線SGS、字元線WL0~WL7及選擇閘極線SGD分別具有不與上層配線層(導電體層)重疊之部分(階面部分)。該不與上層配線層重疊之部分之形狀類似於階梯(step)、台地(terrace)、緣石(rimstone)等。具體而言，於選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、…、字元線WL6與字元線WL7之間、字元線WL7與選擇閘極線SGD之間分別設置階差。
複數個狹縫SLTa分別沿著X方向延伸設置，且配置於Y方向上相鄰之狹縫SLT間。例如，於相鄰之狹縫SLT間，3條狹縫SLTa排列於Y方向。又，狹縫SLTa具有於內部埋入絕緣構件之構造，將設置於相同配線層且隔著該狹縫SLTa相鄰之導電體層間分斷。狹縫SLTa至少將與選擇閘極線SGD對應之導電體層分斷，於相鄰之狹縫SLT間設置4條選擇閘極線SGD0~SGD3。
複數個狹縫SLTb於接點區域C4T中，分別沿著X方向延伸 設置。例如2個狹縫SLTb之組分別配置於狹縫SLT及SLTa間與2個狹縫SLTa間。於2個狹縫SLTb之組之間的一部分，設置貫通區域PA。貫通區域PA中之記憶胞陣列10之構造與其他區域中之記憶胞陣列10之構造不同。關於貫通區域PA之構造之詳細情況將於下文進行敍述。
複數個記憶體柱MP分別作為例如1個NAND串NS發揮功能，且包含於記憶區域MA中。複數個記憶體柱MP於相鄰之狹縫SLT及SLTa間、及相鄰之2個狹縫SLTa間之各區域配置成例如4行錯位狀。不限於此，相鄰之狹縫間之記憶體柱MP之個數及配置可適當變更。
又，各串單元SU中，至少1條位元線BL與各記憶體柱MP重疊。例如，複數條位元線BL各自之至少一部分於Y方向上延伸，且排列於X方向。本例中，2條位元線BL與各記憶體柱MP重疊而配置，與記憶體柱MP重疊之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間電連接。
複數個接點CC於引出區域HA內，分別配置於選擇閘極線SGS、字元線WL0~WL7、以及選擇閘極線SGD各自之階面部分。並且，選擇閘極線SGS、字元線WL0~WL7及選擇閘極線SGD分別經由對應之接點CC與列解碼器模組15電連接。如此，引出區域HA被用於列解碼器模組15與連接於NAND串NS之積層配線(例如字元線WL以及選擇閘極線SGS及SGD)之間之連接。
複數個接點C4係貫通形成記憶胞陣列10之區域之接點，包含於接點區域C4T中。具體而言，複數個接點C4分別設置於相鄰之狹縫SLTb間之貫通區域PA。接點C4被用於對例如設置於記憶胞陣列10下之電路供給電源。再者，設置於貫通區域PA內之接點C4之個數可為2個以上。
以上所說明之半導體記憶裝置1之核心區域CR之平面佈局中，由狹縫SLT及SLTa分隔之區域各自對應於1個串單元SU。即，各自於X方向延伸之串單元SU0~SU3排列於Y方向，於核心區域CR中，在Y方向上反覆配置例如圖5所示之對應於1個區塊BLK之佈局。並且，於由狹縫SLT及SLTa分隔之每個空間，對1條位元線BL電連接1個記憶體柱MP。
(記憶區域MA之剖面構造)
圖5表示實施方式之半導體記憶裝置1之記憶區域MA之剖面構造之一例。如圖5所示，於記憶區域MA中，半導體記憶裝置1包含導電體層GC及21~23、導電體層30~36、記憶體柱MP、接點C0及CV、以及絕緣構件50。
於半導體基板20上，隔著閘極絕緣膜設置導電體層GC。導電體層GC作為設置於記憶胞陣列10下之電晶體TR之閘極電極發揮功能。複數個接點C0分別設置於導電體層GC上與半導體基板20上。設置於半導體基板20上之接點C0與設置於半導體基板20之雜質擴散區域(未圖示)連接。
於接點C0上設置導電體層21。於導電體層21上設置接點C1。於接點C1上設置導電體層22。於導電體層22上設置接點C2。於接點C2上設置導電體層23。以下，將分別設置有導電體層21~23之3層配線層分別稱為配線層D0~D2。
於導電體層23之上方，隔著層間絕緣膜設置導電體層30。導電體層30形成為例如沿著XY平面擴展之板狀，被用作源極線SL。導電體層30含有例如摻雜有磷之多晶矽。
於導電體層30之上方，隔著層間絕緣膜設置導電體層31。 導電體層31形成為例如沿著XY平面擴展之板狀，被用作選擇閘極線SGS。又，導電體層31對應於上述終止層SP。導電體層31含有例如摻雜有磷之多晶矽。導電體層31中摻雜之雜質亦可為硼或砷。
於導電體層31之上方，隔著層間絕緣膜設置複數個導電體層32。複數個導電體層32沿著Z方向積層，於相鄰之導電體層32間設置層間絕緣膜。導電體層32形成為例如沿著XY平面擴展之板狀。經積層之複數個導電體層32從半導體基板20側起依序分別被用作字元線WL0~WL7。導電體層32含有例如鎢。
於最上層之導電體層32之上方，隔著層間絕緣膜設置導電體層33。導電體層33形成為例如沿著XY平面擴展之板狀，被用作選擇閘極線SGD。導電體層33含有例如鎢。
於導電體層33之上方，隔著層間絕緣膜設置導電體層34。導電體層34形成為例如於Y方向上延伸之線狀，被用作位元線BL。即，於未圖示之區域中，複數個導電體層26沿著X方向排列。導電體層34含有例如銅。
於導電體層34之上方，隔著層間絕緣膜設置導電體層35。於導電體層35之上方，隔著層間絕緣膜設置導電體層36。導電體層35及36係用於連接半導體記憶裝置1內之電路間、或供給電源等之配線。以下，將分別設置有導電體層34~36之3層配線層分別稱為配線層M0~M2。
各記憶體柱MP設置成沿著Z方向延伸之柱狀。記憶體柱MP貫通導電體層31~33，記憶體柱MP之底部與導電體層30接觸。又，各記憶體柱MP包含例如半導體層40、隧道絕緣膜41、絕緣膜42及阻擋絕緣膜43。
半導體層40沿著Z方向延伸設置。例如，半導體層40之上端包含於較導電體層33更靠上層處。半導體層40之下端與導電體層30接觸。隧道絕緣膜41覆蓋半導體層40之側面。絕緣膜42覆蓋隧道絕緣膜41之側面。阻擋絕緣膜43覆蓋絕緣膜42之側面。隧道絕緣膜41及阻擋絕緣膜43分別含有例如氧化矽(SiO2)。絕緣膜42含有例如氮化矽(SiN)。
記憶體柱MP與導電體層31交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層32交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層33交叉之部分作為選擇電晶體ST1發揮功能。即，半導體層40作為記憶胞電晶體MT0~MT7以及選擇電晶體ST1及ST2各自之通道發揮功能。絕緣膜42作為記憶胞電晶體MT之電荷儲存層發揮功能。
接點CV設置於記憶體柱MP內之半導體層40上。1個導電體層34、即1條位元線BL與接點CV之上表面接觸。於圖示之區域中，表示出與2個記憶體柱MP中之1個記憶體柱MP對應之接點CV。該區域中未連接有接點CV之記憶體柱MP於未圖示之區域中連接接點CV。
絕緣構件50形成為例如沿著XZ平面擴展之板狀，將導電體層31~33分斷。絕緣構件50之上端包含於導電體層33及34間之層中。絕緣構件50之下端之一部分與導電體層30接觸。絕緣構件50對應於狹縫SLT或SLTa。對應於狹縫SLTa之絕緣構件50只要至少將導電體層33分斷即可。
就以上所說明之半導體記憶裝置1之記憶區域MA中之構造而言，狹縫SLT及SLTa間之構造體對應於1個串單元SU。如下所述，於由狹縫SLT及SLTa分隔之每個空間，1個導電體層34(1條位元線BL)連接1個 接點CV。再者，狹縫SLT內亦可形成線狀之接點。於此情形時，線狀之接點連接於源極線SL，該接點與導電體層31~33之間絕緣。
(引出區域HA及接點區域C4T之剖面構造)
圖7表示實施方式之半導體記憶裝置1之引出區域HA及接點區域C4T之剖面構造之一例。又，圖7中亦一併示出與引出區域HA相鄰之接點區域C3T之一部分。如圖7所示，例如半導體記憶裝置1於引出區域HA中包含接點CC及導電體層37，於接點區域C4T中包含接點C4以及導電體層24及38，於接點區域C3T中包含接點C3以及導電體層25及39。
於引出區域HA中，與字元線WL以及選擇閘極線SGD及SGS分別對應之複數個導電體層之端部設置成例如階梯狀。並且，於與選擇閘極線SGS對應之導電體層31、與字元線WL0~WL7分別對應之複數個導電體層32、與選擇閘極線SGD對應之導電體層33各自之階面部分上分別設置1個接點CC。圖7中表示複數個接點CC中之與字元線WL0、WL3及WL6、以及選擇閘極線SGD對應之4個接點CC。
於各接點CC上設置1個導電體層37，該接點CC與導電體層37間電連接。導電體層37例如包含於與導電體層34相同之層(配線層M0)中。再者，本例中，例示了引出區域HA內所設置之字元線WL等積層配線具有3行階梯構造之情形，但引出區域HA中之積層配線亦可設置成任意行數之階梯狀。所形成之階梯構造於選擇閘極線SGS、字元線WL、與選擇閘極線SGD之間可不同。導電體層37可設置於與導電體層34不同之層。
接點區域C4T中，導電體層24設置於配線層D2。於導電體層24上設置接點C4。接點C4設置成於Z方向上延伸之柱狀，貫通與導電體層30~33對應之配線層。接點C4包含導電體，且與導電體層30~33之 間絕緣。
具體而言，於接點C4與導電體層30之間設置絕緣體層60。於接點C4與導電體層31之間設置氧化膜61。氧化膜61含有例如磷、硼或砷。於接點C4與導電體層32及33之間設置氧化膜62及犧牲構件63。氧化膜62設置於接點C4與犧牲構件63之間。犧牲構件63設置於貫通區域PA內，對應於在下述積層配線之替換處理中未經替換而殘存之犧牲構件。犧牲構件63含有例如氮化矽(SiN)。
接點C4之外徑於與氧化膜61對向之部分及與氧化膜62對向之部分分別變細。換言之，接點C4之側面於與氧化膜61對向之部分及與氧化膜62對向之部分分別設置成凹狀。進而，換言之，接點C4於與氧化膜61對向之部分及與氧化膜62對向之部分分別縮窄。
於接點C4上設置導電體層38。藉此，設置於較字元線WL等積層配線更靠下層之導電體層24與設置於較積層配線更靠上層之導電體層38之間經由接點C4電連接。導電體層38例如包含於與導電體層34相同之層(配線層M0)中。再者，導電體層38亦可設置於與導電體層34不同之層。
接點區域C3T中，導電體層25設置於配線層D2。於導電體層25上設置接點C3。接點C3設置成於Z方向上延伸之柱狀。例如，接點C3之上端與接點C4之上端對齊。於接點C3上設置導電體層39。藉此，設置於較字元線WL等積層配線更靠下層之導電體層25與設置於較積層配線更靠上層之導電體層39之間經由接點C4電連接。導電體層39例如包含於與導電體層34相同之層(配線層M0)中。再者，導電體層39亦可設置於與導電體層34不同之層。
圖8係沿著圖7之VIII-VIII線之剖視圖，表示實施方式之半導體記憶裝置1之接點區域C4T之剖面構造的一例，對應於包含與字元線WL對應之導電體層32之剖面。如圖8所示，於與狹縫SLT及SLTa分別對應之2個絕緣構件50間，設置與狹縫SLTb對應之2個絕緣構件51。
雖省略圖示，但絕緣構件51之構造例如與絕緣構件50相同。即，絕緣構件51將導電體層31~33分斷。絕緣構件50之上端包含於導電體層33及34間之層中。絕緣構件50之下端之一部分與導電體層30接觸。並且，於2個絕緣構件51間配置貫通區域PA。
貫通區域PA包含接點C4、氧化膜62及犧牲構件63。例如，接點C4配置於貫通區域PA之中央部分。氧化膜62覆蓋接點C4之側面。於貫通區域PA內且設置有導電體層32或33之配線層中，在設置有接點C4及氧化膜62之區域外，設置犧牲構件63。犧牲構件63和與該貫通區域PA相鄰之2個絕緣構件51之各者接觸。犧牲構件63之與絕緣構件51接觸之部分以外之部分和導電體層32接觸。
(壁區域WR及端部區域ER之剖面構造)
圖9表示實施方式之半導體記憶裝置1之壁區域WR及端部區域ER之剖面構造的一例，對應於包含在橋接部BR中且沿著Y方向之剖面。如圖9所示，半導體記憶裝置1於壁區域WR中包含止裂部CS1及CS2，於端部區域ER中包含分斷部DP。
於壁區域WR之半導體基板20之表面附近，包含例如對應於止裂部CS1而設置之P型井區域(P-well)、及對應於止裂部CS2而設置之N型井區域(N-well)。止裂部CS1及CS2分別包含接點C0W、C1W、C2W及C3W、導電體層26~28、接點V0W、V1W及V2W、以及導電體層70~ 72。
止裂部CS1之接點C0W設置於P型井區域上。止裂部CS2之接點C0W設置於N型井區域上。止裂部CS1及CS2之其他構造相同，因此，以下著眼於止裂部CS1進行說明。
於接點C0W上設置導電體層26。於導電體層26上設置接點C1W。於接點C1W上設置導電體層27。於導電體層27上設置接點C2W。於接點C2W上設置導電體層28。導電體層26~28分別包含於配線層D0~D2中。
於導電體層28上設置接點C3W。接點C3W於Z方向上延伸設置，將設置有導電體層31之配線層分斷。接點C3W與導電體層31之間設置有氧化膜61，接點C3W與導電體層31之間絕緣。氧化膜61於包含對應於字元線WL之複數個導電體層32之配線層中，不與接點C3W接觸。換言之，於除終止層SP以外之層中，在接點C3W之側面未設置氧化膜61。又，接點C3W之上表面與圖7所示之接點C3之上表面對齊。
於接點C3W上設置接點V0W。於接點V0W上設置導電體層70。於導電體層70上設置接點V1W。於接點V1W上設置導電體層71。於導電體層71上設置接點V2W。於接點V2W上設置導電體層72。導電體層70~72分別包含於配線層M0~M2中。
於端部區域ER，分斷部DP包含導電體層29及接點C3L。導電體層29設置於例如配線層D2。於導電體層29上設置接點C3L。接點C3L於Z方向上延伸設置，將設置有導電體層31之配線層分斷。接點C3L與導電體層31之間設置有氧化膜61，接點C3L與導電體層31之間絕緣。又，接點C3L之上表面例如與接點C3W之上表面對齊。
圖10表示實施方式之半導體記憶裝置1之壁區域WR之剖面構造的一例，對應於與橋接部BR交叉且沿著X方向之止裂部CS之剖面。如圖10所示，止裂部CS中所包含之接點C0W、C1W、C2W、C3W、V0W、V1W及V2W、以及導電體層26~28及70~72分別具有於X方向上延伸之部分。
又，於未圖示之區域中，止裂部CS中所包含之接點C0W、C1W、C2W、C3W、V0W、V1W及V2W、以及導電體層26~28及70~72亦分別具有於Y方向上延伸之部分。藉此，止裂部CS內之接點C0W、C1W、C2W、C3W、V0W、V1W及V2W、以及導電體層26~28及70~72分別設置成例如方形環狀，包圍核心區域CR。止裂部CS亦可視作核心區域CR與切口區域KR之間之壁。
圖11表示實施方式之半導體記憶裝置1之包含橋接部BR之剖面構造的一例，對應於包含與終止層SP對應之導電體層31之剖面。如圖11所示，導電體層31具有於橋接部BR沿著Y方向延伸之部分，且具有於壁區域WR沿著X方向延伸之部分。
設置於壁區域WR之導電體層31由止裂部CS1及CS2內之接點C3W分斷。並且，於對應於止裂部CS1之接點C3W與導電體層31之間、及對應於止裂部CS2之接點C3W與導電體層31之間分別設置氧化膜61。
設置於端部區域ER之導電體層31由分斷部DP內之接點C3L分斷。並且，於接點C3L與導電體層31之間設置氧化膜61。接點C3L至少橫穿橋接部BR。氧化膜61未形成於例如除設置有導電體層31之層以外之接點C3L之側面。
利用以上說明之止裂部CS及分斷部DP，使切口區域KR內之導電體層31與核心區域CR內之導電體層31之間絕緣。再者，分斷部DP可設置複數個。又，只要能夠利用止裂部CS將施加至切口區域KR之電壓阻斷，則分斷部DP亦可省略。換言之，只要能夠充分地確保耐壓，則分斷部DP亦可省略。
又，於實施方式之半導體記憶裝置1中，設置2個以上與N型井區域或P型井區域對應之止裂部CS之情形時，連接於相同種類之井區域之複數個止裂部CS間可共有導電體層72。作為被用作止裂部CS之導電體層及接點之材料，例如使用鈦、氮化鈦、鎢等金屬材料。不限於此，止裂部CS可使用任意金屬材料。
[1-2]半導體記憶裝置1之製造方法
以下，適當參照圖12，說明實施方式之半導體記憶裝置1之從積層配線之形成至接點C3W之形成之一系列之製造步驟的一例。圖12係表示實施方式之半導體記憶裝置1之製造方法之一例的流程圖。圖13~圖16分別為實施方式之半導體記憶裝置1之製造中途之剖面構造的一例，抽選出接點區域C4T、記憶區域MA、引出區域HA、接點區域C3T、壁區域WR及端部區域ER各自之一部分表示。以下，將對應於字元線WL等積層配線之部分稱為積層配線部。
首先，形成較記憶胞陣列10更靠下層之構造(例如，配線層D2內之導電體層24、25、28及29等)。然後，形成導電體層30，藉由對該導電體層30進行蝕刻加工而形成絕緣體層60。繼而，形成導電體層31，對該導電體層31進行蝕刻加工。結果，形成於核心區域CR、壁區域WR、切口區域KR以及橋接部BR1及BR2殘留有導電體層31之構造。之 後，依序執行步驟S10~S13之處理。
簡而言之，藉由步驟S10之處理，於與導電體層32及33對應之層設置犧牲構件63。然後，藉由步驟S11之處理形成引出區域HA之階梯構造。之後，藉由步驟S12之處理，於記憶區域MA中形成貫通積層配線部之複數個記憶體柱MP。然後，藉由步驟S13之處理，使用狹縫SLT執行積層配線部之替換處理，將設置於記憶區域MA、引出區域HA、接點區域C4T之一部分之犧牲構件63替換為導電體。此時，接點區域C4T內對應於貫通區域PA之部位之犧牲構件63未經替換處理替換而殘留。藉此，如圖13所示，形成對應於字元線WL等之積層配線。
繼而，藉由步驟S14之處理，如圖14所示，形成孔C3H及C4H、以及狹縫C3S。具體而言，孔C3H以於接點區域C3T中，使導電體層25之表面露出之方式形成。孔C4H以於接點區域C4T中貫通犧牲構件63、導電體層31及絕緣體層60，使導電體層24之表面露出之方式形成。狹縫C3S分別形成於壁區域WR與端部區域ER，壁區域WR內之狹縫C3S以導電體層28之表面露出之方式形成，端部區域ER內之狹縫C3S以導電體層29之表面露出之方式形成。孔C3H之形狀對應於接點C3。孔C4H之形狀對應於接點C4。壁區域WR內之狹縫C3S之形狀對應於接點C3W。端部區域ER內之狹縫C3S之形狀對應於接點C3L。
繼而，如圖15所示，藉由步驟S15之處理形成氧化膜61。具體而言，執行選擇氧化處理，使於孔C4H及狹縫C3S內露出之導電體層31及犧牲構件63氧化。作為導電體層31，使用例如摻雜有磷之多晶矽，因此導電體層31可於短時間內氧化。作為犧牲構件63，使用例如氮化矽，犧牲構件63之氧化速度較導電體層31慢。因此，藉由使導電體層31 之一部分氧化而形成之氧化膜61之厚度較藉由使犧牲構件63之一部分氧化而形成之氧化膜62厚。又，於選擇氧化處理中，因氧化物之形成而使導電體層31及犧牲構件63各自之一部分膨脹，因此，於該部位，孔之直徑及狹縫之寬度變細。
繼而，如圖16所示，藉由步驟S16之處理，於孔C3H及C4H內與狹縫C3S內分別形成導電體。即，於孔C3H內形成接點C3，於孔C4H內形成接點C4，於壁區域WR內之狹縫C3S形成接點C3W，於端部區域ER內之狹縫C3S形成接點C3L。
藉由以上所說明之第1實施方式之半導體記憶裝置1之製造步驟，形成接點C3W與導電體層31之間藉由氧化膜61而絕緣之構造。再者，以上所說明之製造步驟僅為一例，各製造步驟間可插入其他處理，亦可於不產生問題之範圍內調換製造步驟之順序。
[1-3]實施方式之效果
根據以上所說明之實施方式之半導體記憶裝置1，可以縮小半導體記憶裝置1之晶片面積。以下，說明實施方式之半導體記憶裝置1之詳細效果。
於將記憶胞三維積層而成之半導體記憶裝置之製造步驟中，例如於犧牲構件及絕緣構件交替積層而成之積層體形成記憶體孔，於記憶體孔內形成與記憶胞等對應之半導體構件等。於形成該記憶體孔之蝕刻步驟中，有隨著蝕刻進行而於記憶體孔之底部儲存正電荷，使到達記憶體孔之底部之導電體(例如源極線)帶正電之情形。並且，有帶正電之導電體與帶負電之晶圓之間產生電弧擊穿之虞。
作為對策，考慮於形成記憶體孔之蝕刻步驟中，設置將核 心區域CR內之導電體層31與切口區域KR內之導電體層31電連接之構造(終止層SP)。此種構造能夠將於形成記憶體孔之蝕刻步驟中儲存在記憶體孔之底部之正電荷經由導電體層31排出至晶圓之外周。結果，能夠減少儲存於記憶體孔之底部之正電荷，能夠抑制電弧擊穿之產生。
最終，必須將切口區域KR與核心區域CA電分斷，因此，導電體層31例如藉由形成止裂部CS之步驟而分斷。具體而言，導電體層31由用於形成接點C3W及C3L之狹縫C3S分斷，導電體層31之切口區域KR及核心區域CR間之電流路徑被阻斷。藉此，用作選擇閘極線SGS之導電體層31與設置於其他區域之導電體層31電絕緣，能夠用於控制。
使用圖17來說明使導電體層31之切口區域KR與核心區域CR間絕緣之方法之一例。圖17表示實施方式之比較例之半導體記憶裝置1之剖面構造，示出與實施方式中之圖16相同之區域。如圖17所示，於比較例之半導體記憶裝置1中，接點C3W、C3L及C4各自與導電體層31之間藉由分隔絕緣膜SI而絕緣。分隔絕緣膜SI設置於孔C3H及C4H、以及狹縫C3S之側面。
然而，於使用分隔絕緣膜SI之情形時，必須於形成接點C3W、C3L、C3及C4時，去除孔C3H及C4H、以及狹縫C3S之底部所設置之分隔絕緣膜SI之一部分。此種步驟係導致接點不良之原因之一。又，與形成分隔絕緣膜SI相應，必須增大孔C3H及C4H之直徑、或狹縫C3S之寬度。
針對上述情形，實施方式之半導體記憶裝置1具有代替分隔絕緣膜SI而設置有氧化膜61之構造。具體而言，於實施方式之半導體記憶裝置1之製造方法中，於形成孔C3H及C4H、以及狹縫C3S之後，執行 選擇氧化處理。結果，使於孔C3H及C4H、以及狹縫C3S內露出之導電體層31之一部分氧化，形成氧化膜61。
氧化膜61與分隔絕緣膜SI同樣地，能夠使接點C3、C4、C3W及C3L各自與導電體層31之間絕緣。又，當導電體層31使用摻雜有磷之多晶矽時，導電體層31之氧化速度較非摻雜多晶矽之氧化速度快。因此，能夠於低溫下且短時間內執行選擇氧化處理。
如上所述，實施方式之半導體記憶裝置1可不設置分隔絕緣膜SI，而使接點C3W及C3L各自與導電體層31之間絕緣。藉此，實施方式之半導體記憶裝置1能夠減小接點C3、C4、C3W及C3L各自之直徑或寬度，能夠縮小半導體記憶裝置1之晶片面積。又，氧化膜61由於藉由熱氧化形成，故膜質良好，因此，能夠提高半導體記憶裝置1之耐壓。
[2]其他變化例等
實施方式之半導體記憶裝置包含基板、第1導電體層、複數個第2導電體層、柱、第1接點及氧化膜。基板<例如圖16中之符號20>具有：核心區域<例如圖4中之符號CR>、以與核心區域分離且包圍核心區域之外周之方式設置之第1區域<例如圖4中之符號WR>、及連接核心區域與第1區域之間的第2區域<例如圖4中之符號BR>。第1導電體層於核心區域、第1區域及第2區域內，設置於基板上方之第1層。複數個第2導電體層<例如圖18中之符號32>在核心區域內之第1導電體層之上方，相互於第1方向分開地設置。柱<例如圖18中之符號MP>貫通第1導電體層與複數個第2導電體層，且該柱與第2導電體層交叉之部分，作為記憶胞電晶體發揮功能。第1接點<例如圖18中之符號C3W>於第1區域內將第1導電體層分斷。氧化膜<例如圖18中之符號61>於第1層中，設置於第1接點與 第1導電體層之間，將第1接點與第1導電體層間絕緣，且含有雜質。藉此，能夠縮小半導體記憶裝置1之晶片面積。
實施方式中，例示了於接點C4與導電體層31之間設置氧化膜61之情形，但接點C4與導電體層31之間之絕緣亦可使用其他絕緣體。圖18表示實施方式之變化例之半導體記憶裝置1之剖面構造的一例。如圖18所示，可藉由形成導電體層31後之加工去除與貫通區域PA對應之部分的導電體層31，於該區域設置絕緣體層80。於此種情形時，接點C4及導電體層31間亦藉由絕緣體層80而絕緣，因此可與實施方式同樣地使用接點C4。
實施方式中，例示了記憶體柱MP內之半導體層40經由記憶體柱MP之底面與導電體層30(源極線SL)電連接之情形，但不限於此。例如，半導體記憶裝置1亦可經由記憶體柱MP之側面將記憶體柱MP內之半導體層40與源極線SL連接。又，記憶體柱MP可為於Z方向連結有複數個柱之構造，亦可為將對應於選擇閘極線SGD之柱與對應於字元線WL之柱連結之構造。
實施方式中，例示了例如經由1個接點CV而連接記憶體柱MP及導電體層34間之情形，但不限於此。作為接點CV，亦可使用在Z方向上連結之2個以上之接點。又，於Z方向上連結複數個接點之情形時，亦可於相鄰之接點間插入不同之導電體層。此點對於其他接點亦相同。
實施方式中，導電體層32之個數乃基於字元線WL之條數而設計。亦可對選擇閘極線SGS分配設置成複數層之複數個導電體層31。於將選擇閘極線SGS設置成複數層之情形時，可使用與導電體層31不同之導電體。亦可對選擇閘極線SGD分配設置成複數層之複數個導電體層 33。
實施方式中，記憶胞陣列10可於字元線WL0與選擇閘極線SGS間、及字元線WL7與選擇閘極線SGD間分別具有1條以上之虛設字元線。當設置虛設字元線時，於記憶胞電晶體MT0與選擇電晶體ST2間、及記憶胞電晶體MT7與選擇電晶體ST1間分別對應於虛設字元線之條數而設置虛設電晶體。虛設電晶體係具有與記憶胞電晶體MT相同之構造且不用於資料記憶之電晶體。當將2個以上之記憶體柱MP於Z方向上連結時，可將柱之連結部分附近之記憶胞電晶體MT用作虛設電晶體。
就實施方式中用於說明之圖式而言，例示了記憶體柱MP之外徑未相應於層位置發生變化之情形，但不限於此。例如，記憶體柱MP可具有錐形、倒錐形、或中間部分凸出之形狀。同樣，狹縫SLT及SLTa亦可具有錐形、倒錐形、或中間部分凸出之形狀。
本說明書中，“方形環狀”只要目標構成要素至少具有於相互交叉之方向上延伸之部分且形成為環狀即可。又，“方形環狀”可傾斜地形成角部，亦可具有邊未形成為直線狀之部分。又，本說明書中，“環狀”不限定於圓形，亦包含方形環狀。
本說明書中，“外徑”表示與半導體基板之表面平行之剖面中之構成要素之直徑。又，“外徑”表示例如構成要素之形成中所使用之孔內之構件中最外周之構件之直徑。“直徑”表示與半導體基板之表面平行之剖面中之孔等之內徑。“寬度”表示例如X方向或Y方向上之構成要素之寬度。
本說明書中，“連接”表示電連接，不排除例如中間隔著其他元件之情形。“電連接”只要能夠與電連接之情形同樣地動作，則亦 可隔著絕緣體。“柱狀”表示設置於半導體記憶裝置1之製造步驟中形成之孔內之構造體。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式加以實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明範圍及主旨中，並且包含於申請專利範圍所記載之發明及其同等範圍內。
[相關申請案]
本申請案享有以日本專利申請案2019-160282號(申請日：2019年9月3日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
20:半導體基板
24:導電體層
25:導電體層
28:導電體層
29:導電體層
30:導電體層
31:導電體層
32:導電體層
33:導電體層
60:絕緣體層
61:氧化膜
62:氧化膜
63:犧牲構件
C3:接點
C4:接點
C3L:接點
C3T:接點
C3W:接點
C4T:接點區域
ER:端部區域
HA:引出區域
MA:記憶區域
MP:記憶體柱
SLT:狹縫
WR:壁區域

Claims (10)

  1. 一種半導體記憶裝置，其具備：基板；第1導電體層，其於上述基板之核心區域內、與上述核心區域分離且包圍上述核心區域之外周的第1區域內、及將上述核心區域與上述第1區域之間連接之第2區域內，設置於上述基板上方；複數個第2導電體層，其等設置於上述核心區域內之上述第1導電體層之上方，且相互於第1方向分開地設置；柱，其貫通上述第1導電體層與上述複數個第2導電體層，且該柱與上述複數個第2導電體層交叉之部分，作為記憶胞電晶體發揮功能；第1接點，其於上述第1區域內將上述第1導電體層分斷；及氧化膜，其於上述第1區域中，設置於上述第1接點與上述第1導電體層之間，將上述第1接點與上述第1導電體層間絕緣，且含有雜質。
  2. 如請求項1之半導體記憶裝置，其中上述第1接點具有於上述第1層中縮窄之部分，上述氧化膜與上述縮窄之部分接觸。
  3. 如請求項1之半導體記憶裝置，其中上述氧化膜於包含上述複數個第2導電體層之配線層中，未與上述第1接點接觸。
  4. 如請求項1之半導體記憶裝置，其進而具備：複數個第1絕緣體層，其等在上述核心區域中，分別設置於與上述複數個第2導電體層相同之層；及第2接點，其貫通上述第1導電體層與上述複數個第1絕緣體層，與上述第1導電體層絕緣；上述第1接點之上表面與上述第2接點之上表面對齊。
  5. 如請求項1之半導體記憶裝置，其中上述第1接點設置成方形環狀。
  6. 如請求項1之半導體記憶裝置，其中上述基板進而具有以與上述第2區域分離且包圍上述第2區域外周之方式設置之第3區域、及連接上述第2區域與上述第3區域之間的第4區域；上述第1導電體層亦設置於上述第3區域及上述第4區域內之上述第1層。
  7. 如請求項6之半導體記憶裝置，其中上述第1導電體層具有於上述第3區域設置成方形環狀之部分、及於上述第1區域設置成方形環狀之部分。
  8. 如請求項1之半導體記憶裝置，其進而具備第3接點，該第3接點於上述第2區域中將上述第1導電體層分斷。
  9. 如請求項1之半導體記憶裝置，其中上述氧化膜中摻雜之雜質為磷、砷或硼。
  10. 一種半導體記憶裝置之製造方法，其包括：於基板之核心區域內、與上述核心區域分離且包圍上述核心區域之外周的第1區域內、及將上述核心區域與上述第1區域之間連接之第2區域內，而於上述基板之上方形成第1導電體層；於上述基板之上述核心區域內且於上述第1導電體層之上方，形成相互於第1方向分離之複數個犧牲構件；形成貫通上述複數個犧牲構件之柱；去除上述複數個犧牲構件之一部分，且於上述複數個犧牲構件之一部分經去除後之空間形成導電體；於上述第1區域，形成將上述第1導電體層分斷之狹縫；於形成上述狹縫後，將上述狹縫內之上述第1導電體層選擇性地氧化；及於上述氧化之後，將導電體埋入上述狹縫內。
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