TWI771081B - 半導體元件及其形成方法 - Google Patents

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Abstract

一種半導體元件的形成方法，包括：形成圖案化介電層，包括字元線預定區與拾取頸預定區，字元線預定區與拾取頸預定區具有第一間距，且拾取頸預定區內的圖案化介電層具有第二間距，其中第一間距小於或等於第二間距；於圖案化介電層的側壁上形成間隔物；將字元線預定區的連接部的間隔物與字元線預定區的其餘部分的間隔物截斷；形成遮罩圖案，包括第一部分跨越連接部與拾取頸預定區，其中字元線預定區的其餘部分的間隔物與遮罩圖案的第一部分具有間隔；以及形成虛設結構、字元線、以及拾取頸，其中虛設結構位於字元線和拾取頸之間。

Description

半導體元件及其形成方法
本發明是關於半導體元件及其形成方法，特別是一種快閃記憶體的形成。
在半導體製造過程中，透過微影和蝕刻製程來圖案化各種部件。當元件尺寸不斷縮小時，製造快閃記憶體的方法仍有許多問題需要改善，以達到提升製程容許度並降低製造成本的目標。
一種半導體元件的形成方法，包括：提供基底，基底上形成導電層；於導電層上形成圖案化介電層，圖案化介電層包括：字元線預定區；一對選擇閘極預定區，其中字元線預定區設置於選擇閘極預定區之間；拾取頸預定區，環繞選擇閘極預定區，其中字元線預定區與拾取頸預定區具有橫向的第一間距，且拾取頸預定區內的圖案化介電層具有橫向的第二間距，其中第一間距小於或等於第二間距；於圖案化介電層的側壁上形成間隔物，在形成間隔物之後，移除圖案化介電層；將字元線預定區的連接部的間隔物與字元線預定區的其餘部分的間隔物截斷；於間隔物上形成遮罩圖案，遮罩圖案包括第一部分，第一部分橫向地跨越連接部的間隔物與拾取頸預定區的一部分的間隔物，其中字元線預定區的其餘部分的間隔物與遮罩圖案的第一部分具有橫向的間隔；以及以遮罩圖案及間隔物為蝕刻遮罩，對導電層進行蝕刻製程以形成虛設結構、複數個字元線、一對選擇閘極、以及複數對拾取頸，其中虛設結構橫向地位於些字元線和拾取頸之間。
一種半導體元件，包括：複數個字元線；一對選擇閘極，其中字元線位於選擇閘極之間；複數對拾取頸，圍繞選擇閘極；以及虛設結構，橫向地位於字元線和拾取頸之間，其中虛設結構與字元線具有橫向地間隔。
第1A-9A、9B和9C圖是根據本揭露的一些實施例，繪示出形成快閃記憶體10中間階段的上視圖及其對應的剖面示意圖。在本實施例中，快閃記憶體10為反及型（”not and”, NAND）快閃記憶體。如第9A圖所示，快閃記憶體10包括：複數個字元線210、位在複數個字元線210縱向地，例如在Y方向上的兩側並包夾複數個字元線210的一對選擇閘極（select gate）220、圍繞選擇閘極220的複數對拾取頸230、以及橫向地位於複數個字元線210和複數對拾取頸230之間的虛設結構200。
虛設結構200能有效地降低在複數個字元線210尾端的蝕刻負載效應，避免碗型化甚至斷裂的產生。虛設結構200與複數個字元線210具有橫向的間隔S，其中間隔S例如介於10nm和150nm之間。若間隔S大於150nm，則疏離電路空間仍可能造成在複數個字元線210尾端的蝕刻負載效應，導致碗型化甚至斷裂的產生。另一方面，若間隔S小於10nm，製程寬裕度不易控制，可能使得虛設結構200與複數個字元線210物理接觸而導通造成短路。虛設結構200為非連續性結構，且可設計成各種形狀。在一特定實施例中，虛設結構200可包括多個彈頭形狀的結構，如第9A圖所示。
根據本揭露的一些實施例，詳述快閃記憶體10的製造步驟。首先，請參照第1A圖，可在基底100之上依序形成導電層108、第一介電層112、第二介電層116、和第三介電層124等用來形成快閃記憶體10的多個膜層（於下詳述），在第1A圖中僅繪示出第三介電層124。之後，可在第三介電層124上形成第一遮罩圖案134，其包括字元線預定區10W、一對選擇閘極預定區10S、以及拾取頸預定區10P。在後續的製程中，可在字元線預定區10W、選擇閘極預定區10S、以及拾取頸預定區10P分別形成複數個字元線210、一對選擇閘極220、以及複數對拾取頸230。第9A圖中的虛設結構200將由第1A圖中的字元線預定區10W的連接部10W-C和一部分的選擇閘極預定區10S所定義的圖案形成。連接部10W-C包括多個U型結構，連接字元線預定區10W中每兩個鄰近的條狀結構。
繼續參照第1A圖，字元線預定區10W縱向地，例如在Y方向上，位於選擇閘極預定區10S之間。字元線預定區10W和選擇閘極預定區10S兩者皆橫向地，例如在X方向上，延伸朝向拾取頸預定區10P，使得字元線預定區10W與拾取頸預定區10P具有在X方向上的第一間距D1。此外，拾取頸預定區10P內的第一遮罩圖案134具有在X方向上的第二間距D2。第一間距D1小於或等於第二間距D2。第一間距D1可介於20nm和300nm之間，例如100nm和200nm之間，而第二間距D2可介於100nm和300nm之間，例如140nm和200nm之間。藉由微影製程在第三介電層124上形成光阻層，接著對光阻層進行曝光製程及顯影製程，以完成第一遮罩圖案134。
第1B圖是第1A圖中所示的快閃記憶體10的剖面示意圖，其中係由包含第1A圖中的線段B-B’的垂直平面所獲得。在後續圖示中的後續剖面圖，其圖號具有字母“B”者，是從在對應上視圖中與含B-B’線段的垂直平面相同的平面所獲得。請參照第1B圖，除了先前所提及的膜層以外，快閃記憶體10進一步包括基底100、介於基底100和導電層108之間的第一聚合物層104、介於第二介電層116和第三介電層124之間的第二聚合物層120、在第三介電層124之上的第一抗反射塗層128、以及第一遮罩圖案134。在進行自對準雙重圖案化製程中，可以第二聚合物層120作為硬遮罩的中間層，而第二介電層116可保護下方的膜層不受到中間階段的蝕刻製程影響。
繼續參照第1B圖，可在基底100上形成第一聚合物層104。第一聚合物層104的材料可包括聚亞醯胺（polyimide, PI）、苯環丁烯（benzocyclobutene, BCB）、聚苯并㗁唑（polybenzoxazole, PBO）、其他類似材料、或其組合。第一聚合物層104的厚度可介於40nm和120nm之間，例如60nm和100nm之間。第一聚合物層104可保護基底100不受到後續製程的影響，且可作為其他部件的介電層。
請參照第1B圖，可在第一聚合物層104上形成導電層108。導電層108的材料可包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、和金屬。金屬可包括鈷、釕、鋁、鎢、銅、銀、金、鎳、其他類似材料及其組合或其多膜層。導電層108可為鎢。導電層108的厚度可介於30nm和80nm之間，例如40nm和70nm之間。
繼續參照第1B圖，可在導電層108上形成第一介電層112。在一些實施例中，第一介電層112的材料可包括氧化矽（SiO）、氮化矽（SiN）、碳化矽（SiC）、氧氮化矽（SiON）、氧碳氮化矽（例如SiO xN yC 1-x-y，其中x和y係在0至1的範圍）、四乙氧基矽烷（tetraethylorthosilicate, TEOS）、無摻雜矽酸玻璃、或摻雜氧化矽（如硼摻雜磷矽酸玻璃（boron-doped phospho-silicate glass, BPSG）、熔矽石玻璃（fused silica glass, FSG）、磷矽酸玻璃（phosphosilicate glass, PSG）、硼摻雜矽玻璃（boron doped silicon glass, BSG））、低介電常數介電材料、或其他合適介電材料。第一介電層112可為氮化矽。第一介電層112的厚度可介於30nm和70nm之間，例如40nm和60nm之間。
請參照第1B圖，可在第一介電層112上形成第二介電層116。在一些實施例中，第二介電層116可包括與第一介電層112相似的材料。第二介電層116的厚度可介於130nm和220nm之間，例如140nm和200nm之間。在一些實施例中，除了對下方的膜層提供保護和絕緣之外，第二介電層116也可減低上下膜層之間直接接觸時產生的應力。
繼續參照第1B圖，可在第二介電層116上形成第二聚合物層120。第二聚合物層120可包括與第一聚合物層104相似的材料。第二聚合物層120的厚度可介於30nm和130nm之間，例如60nm和100nm之間。如前述，第二聚合物層120可作為硬遮罩的中間層。換言之，快閃記憶體10的最終結構將包括第二聚合物層120下方的所有膜層。
請參照第1B圖，可在第二聚合物層120上形成第三介電層124。第三介電層124可包括與第一介電層112或第二介電層116相似的材料。第三介電層124可為任何合適的碳化物材料。第三介電層124的厚度可介於80nm和170nm之間，例如100nm和150nm之間。在一些實施例中，第三介電層124可作為後續形成間隔物142的模板。
繼續參照第1B圖，可進行微影製程以圖案化第三介電層124。依序在第三介電層124上沉積第一抗反射塗層128和光阻層。可使用光罩圖案化光阻層以形成第一遮罩圖案134。第一抗反射塗層128可包括氮氧化物，例如氧氮化矽。第一抗反射塗層128的厚度可介於5nm和40nm之間，例如10nm和30nm之間。第一遮罩圖案134的厚度可介於70nm和140nm之間，例如80nm和130nm之間。第一抗反射塗層128可有效地控制之後形成的圖案化第三介電層126的關鍵尺寸。
請參照第2A和2B圖，根據本揭露的一些實施例，以第一遮罩圖案134為蝕刻遮罩，藉由蝕刻製程依序地蝕刻第一抗反射塗層128和第三介電層124。可進行一或多個循環的蝕刻製程，直到第一遮罩圖案134的形狀完全地轉移至第一抗反射塗層128與第三介電層124。第一遮罩圖案134對第一抗反射塗層128與第三介電層124的蝕刻選擇比可控制介於約0.2和3.0之間。在乾蝕刻製程之後，形成了圖案化第三介電層126和圖案化第一抗反射塗層130。
繼續參照第2A和2B圖，根據本揭露的一些實施例，圖案化第三介電層126（以及圖案化第一抗反射塗層130）可對應於第一遮罩圖案134。因此，圖案化第三介電層126（以及圖案化第一抗反射塗層130）亦包括字元線預定區10W、一對選擇閘極預定區10S、以及拾取頸預定區10P。字元線預定區10W縱向地，例如在Y方向上，位於選擇閘極預定區10S之間。字元線預定區10W和選擇閘極預定區10S兩者皆橫向地，例如在X方向上，延伸朝向拾取頸預定區10P，使得字元線預定區10W與拾取頸預定區10P具有在X方向上的第一間距D1。此外，拾取頸預定區10P內的圖案化第三介電層126（以及圖案化第一抗反射塗層130）具有在X方向上的第二間距D2。第一間距D1小於或等於第二間距D2。將第三介電層124和第一抗反射塗層128圖案化成圖案化第三介電層126和圖案化第一抗反射塗層130之後，下方的第二聚合物層120的部分頂面因而露出。
請參照第3A和3B圖，根據本揭露的一些實施例，在圖案化第三介電層126和圖案化第一抗反射塗層130的頂面和側壁上、以及在第二聚合物層120的露出表面上順應性地沉積間隔物材料層140。間隔物材料層140為連續性結構，其覆蓋快閃記憶體10的整體表面。間隔物材料層140的材料可包括氧化矽、氮化矽、氧氮化矽、氧碳氮化矽（例如SiO xN yC 1-x-y，其中x和y係在0至1的範圍）、其他類似材料、或其組合。間隔物材料層140的厚度可介於10nm和35nm之間，例如15nm和30nm之間。在以氧碳氮化矽形成間隔物材料層140的實施例中，可使用介電材料前驅物（precursor）沉積氧碳氮化矽層，其前驅物包括矽源前驅物和氮源前驅物。
請參照第4A和4B圖，根據本揭露的一些實施例，蝕刻間隔物材料層140的水平部分（包括圖案化第一抗反射塗層130上的部分和第二聚合物層120的露出表面上的部分）。可進行一或多個循環的蝕刻製程，直到間隔物材料層140的水平部分、圖案化第一抗反射塗層130、以及第二聚合物層120被間隔物材料層140覆蓋的部分被完全地去除。在蝕刻製程之後，露出圖案化第三介電層126和第二介電層116的部分頂表面。間隔物材料層140於圖案化第三介電層126側壁上的剩餘部分成為間隔物142。蝕刻製程係以圖案化第三介電層126和間隔物142作為遮罩蝕刻（亦即間接地圖案化）第二聚合物層120，而形成圖案化第二聚合物層122。圖案化第三介電層126與間隔物142的頂部齊平。間隔物142的頂部可高於或低於圖案化第三介電層126的頂面（未繪示）。
請參照第5A和5B圖，根據本揭露的一些實施例，進行合適的蝕刻製程以移除間隔物142之間的圖案化第三介電層126，而露出圖案化第二聚合物層122。在蝕刻製程完成之後，圖案化第二聚合物層122被圖案化第三介電層126覆蓋的部分因而露出，圖案化第二聚合物層122的其餘部分則仍被間隔物142覆蓋。
請參照第6A、6B和6C圖，為了使後續在字元線預定區10W形成的每根字元線210能成為獨立且正常運作的閘極結構，必須將字元線預定區10W的連接部10W-C上的間隔物142與字元線預定區10W的其餘部分的間隔物142截斷。此外，為了避免後續在拾取頸預定區10P形成的複數對拾取頸230導通造成短路，也必須將拾取頸預定區10P一部分的間隔物142截斷。此步驟被稱為閘極絕緣切割（gate insulating cut, GI cut）。如第6A圖所示，可對間隔物142進行圖案化，以在間隔物142上形成第二遮罩圖案160。
第6C圖是第6A圖中所示的快閃記憶體10的剖面示意圖，其中係由包含第6A圖中的線段C-C’的垂直平面所獲得。在後續圖示中的後續剖面圖，其圖號具有字母“C”者，是從在對應上視圖中與含C-C’線段的垂直平面相同的平面所獲得。第二遮罩圖案160的形成包括在快閃記憶體10的表面上塗佈第一光阻層150。第一光阻層150完全覆蓋第二介電層116、圖案化第二聚合物層122、以及間隔物142，且具有平坦化的頂面。可在第一光阻層150上形成第二抗反射塗層154。可在第二抗反射塗層154上形成第二遮罩圖案160。
根據一些實施例，第二遮罩圖案160覆蓋快閃記憶體10的整體表面，除了間隔物142需被截斷的部分，其經由顯影而露出。露出部分包括在Y方向上橫跨部分字元線預定區10W和部分選擇閘極預定區10S，以及在X方向上橫跨部分拾取頸預定區10P。第二遮罩圖案160與第一遮罩圖案134可具有不同類型的材料。
請參照第7A、7B和7C圖，以第二遮罩圖案160為遮罩對間隔物142進行合適的蝕刻製程。間隔物142露出於第二遮罩圖案160的部分被移除，成為非連續性結構。對應第二遮罩圖案160的露出部分，間隔物142被移除的區域包括在Y方向上橫跨部分字元線預定區10W，並在Y方向上延伸至部分選擇閘極預定區10S，以及在X方向上橫跨部分拾取頸預定區10P。如此一來，可避免後續形成的複數個字元線210與複數對拾取頸230在運作時因彼此導通而造成短路。現有的快閃記憶體製程會完全去除字元線預定區10W的連接部10W-C，但本揭露實施例保留部分連接部10W-C的圖案，以作為虛設結構200，從而改善蝕刻負載效應。如第7C圖所示，相對於第6C圖，間隔物142在露出於第二遮罩圖案160的部分被移除。
請參照第8A、8B和8C圖，為了形成最終的字元線210、選擇閘極220、拾取頸230、以及本揭露特有的虛設結構200，可對快閃記憶體10進行另一個圖案化製程。此步驟被稱為部分耗盡（partially depleted, PD）。如第8A圖所示，可在快閃記憶體10上形成第三遮罩圖案180。第三遮罩圖案180可包括第一部分180A、第二部分180B、以及第三部分180C。第一部分180A橫向地，例如在X方向上，由字元線預定區10W的連接部10W-C和對應連接部10W-C在Y方向上的部分選擇閘極預定區10S跨越至拾取頸預定區10P的一部分，其部分包括一部分的間隔物142。第三遮罩圖案180的第一部分180A可縱向地，例如在Y方向上，被進一步劃分為兩個端部，以及位於兩個端部之間的中間部。第一部分180A的兩個端部在X方向上由字元線預定區10W的連接部10W-C和對應連接部10W-C在Y方向上的部分選擇閘極預定區10S跨越至拾取頸預定區10P的一部分（包括一部分的間隔物142），而第一部分180A的中間部在X方向上僅覆蓋連接部10W-C。
如第8A圖所示，第三遮罩圖案180的第一部分180A的特殊形狀可在Y方向上保護連接部10W-C和對應連接部10W-C在Y方向上的部分選擇閘極預定區10S不在後續製程中被移除，使其能形成虛設結構200。在現有的快閃記憶體的形成方法中，第三遮罩圖案180的第一部分180A僅具有兩個分離的端部，而不具有連接兩者的中間部，且兩個端部僅覆蓋部分拾取頸預定區10P，而並未在X方向上跨越至字元線預定區10W和選擇閘極預定區10S，類似於第三遮罩圖案180的第三部分180C（於下詳述）。若第一部分180A的中間部與兩個端部一起從字元線預定區10W和選擇閘極預定區10S跨越至拾取頸預定區10P，後續的蝕刻製程無法將拾取頸預定區10P的部分間隔物142下方的導電層108截斷，使得最靠近字元線210的一對拾取頸230彼此導通而造成短路。因此，中間部，相較於兩個端部，是往負X方向內縮。
根據本揭露的一些實施例，藉由將字元線預定區10W和選擇閘極預定區10S在X方向上延伸朝向拾取頸預定區10P，並將第三遮罩圖案180的第一部分180A在X方向上延伸覆蓋字元線預定區10W的連接部10W-C和對應連接部10W-C在Y方向上的部分選擇閘極預定區10S，可形成虛設結構200。虛設結構200可佔據疏離電路空間，降低蝕刻製程對複數個字元線210尾端所產生的蝕刻負載效應，減少字元線210尾端碗型化或斷裂。字元線預定區10W的其餘部分的間隔物142與第三遮罩圖案180的第一部分180A具有在X方向上的間隔S。在本揭露的一些實施例中，間隔S可介於10nm和150nm之間。藉由第二遮罩圖案160定義間隔S在X方向上靠近字元線預定區10W的其餘部分的間隔物142的邊界，且可藉由第三遮罩圖案180的第一部分180A定義間隔S在X方向上靠近第三遮罩圖案180的邊界。由於間隔S的X方向尺寸係前後分別以第二遮罩圖案160和第三遮罩圖案180定義，其尺寸可比藉由單一圖案化製程的單一機台形成的最小間距更小。
繼續參照第8A、8B、和8C圖，第三遮罩圖案180的第二部分180B和第三部分180C可分別覆蓋部分選擇閘極預定區10S和部分拾取頸預定區10P。第三遮罩圖案180的形成包括在快閃記憶體10的表面上塗佈第二光阻層170。第二光阻層170完全覆蓋第二介電層116、圖案化第二聚合物層122、以及間隔物142，且具有平坦化的頂面。可在第二光阻層170上形成第三抗反射塗層174，其材料、形成方法、和目的可與第一抗反射塗層128或第二抗反射塗層154類似。可在第三抗反射塗層174上形成第三遮罩圖案180。第一遮罩圖案134和第三遮罩圖案180皆為正型光阻，而第二遮罩圖案160則為負型光阻。
請參照第9A、9B和9C圖，在形成第三遮罩圖案180之後，進行合適的蝕刻製程。未被第三遮罩圖案180覆蓋的部分可由間隔物142作為遮罩以蝕刻圖案化第二聚合物層122以及下方的膜層，直至露出基底100的表面。被第三遮罩圖案180覆蓋的部分，因受到保護，僅移除間隔物142，並在後續製程中由圖案化第二聚合物層122作為遮罩以蝕刻其下方的膜層，直至露出基底100的表面。蝕刻製程以間隔物142和圖案化第二聚合物層122作為遮罩以蝕刻（亦即間接地圖案化）第二介電層116，而形成圖案化第二介電層118。如第9A圖所示，在移除遮罩（間隔物142或圖案化第二聚合物層122）以外的部分後完成了快閃記憶體10的製程。以圖案化第二介電層118構成頂部的快閃記憶體10包括在字元線預定區10W中形成的複數個字元線210、在選擇閘極預定區10S中形成的一對選擇閘極220、在拾取頸預定區10P中形成的複數對拾取頸230、以及在X方向上介於複數個字元線210和複數對拾取頸230的虛設結構200。
如第9A圖所示，包括多個U型結構的連接部10W-C在蝕刻製程後形成多個彈頭形狀。由於本實施例的每個U型結構在連接字元線預定區10W中的兩個鄰近的條狀結構，而字元線210係由形成於每個條狀結構的兩側側壁所定義，因此最終形成的每個彈頭形狀在X方向上對應四根字元線210，但本揭露實施例並不以此為限。舉例來說，可以類似M型結構的連接部10W-C連接字元線預定區10W中三個相鄰的條狀結構，最終形成的每個彈頭形狀可在Y方向上變得更寬，對應六根字元線210。
繼續參照第9A圖，虛設結構200在Y方向上的兩側上具有在選擇閘極預定區10S中形成的兩個端部，其分別連接至該對選擇閘極220。虛設結構200兩個端部也因佔據了疏離電路空間，使最靠近原有疏離電路空間的一對拾取頸230於轉折處的線型結構也得到保護，降低蝕刻負載效應，減少碗型化或斷裂。複數個字元線210和虛設結構200在X方向上具有間隔S，其可介於10nm和150nm之間。由於在先前製程中進行閘極絕緣切割，使複數個字元線210和複數對拾取頸230成為多個獨立且正常運作的結構，避免導通所造成的短路。虛設結構200的設置大幅減少了疏離電路空間，降低蝕刻製程對複數個字元線210尾端和拾取頸230於轉折處的線型結構所產生的蝕刻負載效應，亦減少其於轉折處的線型結構碗型化或斷裂。
如第9B和9C圖所示，蝕刻製程除了蝕刻第二介電層116以形成圖案化第二介電層118，亦蝕刻第一介電層112、導電層108、和第一聚合物層104以分別形成圖案化第一介電層114、圖案化導電層110、和圖案化第一聚合物層106。第9B圖包括其中一個選擇閘極220和多根字元線210。第9C圖由於跨越縮小的疏離電路空間，因此僅包括其中一個選擇閘極220。
第10～17圖是根據本揭露的另一些實施例，繪示出形成快閃記憶體20的中間階段的上視圖。第10圖係對應於第2A圖中，在第二聚合物層120上形成圖案化第三介電層126的步驟，其包括字元線預定區20W、一對選擇閘極預定區20S、以及拾取頸預定區20P（分別對應於第2A圖的字元線預定區10W、一對選擇閘極預定區10S、以及拾取頸預定區10P）。相較於第2A圖，快閃記憶體10與快閃記憶體20的差異在於，字元線預定區20W的連接部20W-C包括單一矩型結構，連接字元線預定區20W中所有的條狀結構。第11-16圖的步驟可分別對應第3A-8A圖。
請參照第17圖，快閃記憶體20的虛設結構200包括單一梳子形狀。相較於第9A圖，快閃記憶體10與快閃記憶體20因連接部10W-C的不同設計，而導致最終虛設結構200具有不同形狀。
以上概述數個實施例之部件，在所屬技術領域中具有通常知識者應理解此類等效的結構並無悖離本揭露的精神與範圍，且能在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
10:快閃記憶體 10P:拾取頸預定區 10S:選擇閘極預定區 10W:字元線預定區 10W-C:連接部 20:快閃記憶體 20P:拾取頸預定區 20S:選擇閘極預定區 20W:字元線預定區 20W-C:連接部 100:基底 104:第一聚合物層 106:圖案化第一聚合物層 108:導電層 110:圖案化導電層 112:第一介電層 114:圖案化第一介電層 116:第二介電層 118:圖案化第二介電層 120:第二聚合物層 122:圖案化第二聚合物層 124:第三介電層 126:圖案化第三介電層 128:第一抗反射塗層 130:圖案化第一抗反射塗層 134:第一遮罩圖案 140:間隔物材料層 142:間隔物 150:第一光阻層 154:第二抗反射塗層 160:第二遮罩圖案 170:第二光阻層 174:第三抗反射塗層 180:第三遮罩圖案 180A:第一部分 180B:第二部分 180C:第三部分 200:虛設結構 210:字元線 220:選擇閘極 230:拾取頸 B-B’:線段 C-C’:線段 D1:第一間距 D2:第二間距 S:間隔
第1A～9A圖和第10～17圖是根據本揭露的一些實施例，繪示出形成快閃記憶體的中間階段的上視圖。 第1B～9B和6C～9C圖是根據本揭露的一些實施例，繪示出形成快閃記憶體的中間階段的剖面示意圖。
10:快閃記憶體
10P:拾取頸預定區
10S:選擇閘極預定區
10W:字元線預定區
116:第二介電層
122:圖案化第二聚合物層
142:間隔物
180:第三遮罩圖案
180A:第一部分
180B:第二部分
180C:第三部分
B-B’:線段
C-C’:線段
S:間隔

Claims (10)

  1. 一種半導體元件的形成方法，包括： 提供一基底，該基底上形成有一導電層； 於該導電層上形成一圖案化介電層，該圖案化介電層包括： 一字元線預定區； 一對選擇閘極預定區，其中該字元線預定區設置於該對選擇閘極預定區之間； 一拾取頸預定區，環繞該對選擇閘極預定區，其中該字元線預定區與該拾取頸預定區具有橫向的一第一間距，且該拾取頸預定區內的該圖案化介電層具有橫向的一第二間距，其中該第一間距小於或等於該第二間距； 於該圖案化介電層的側壁上形成一間隔物，在形成該間隔物之後，移除該圖案化介電層； 將該字元線預定區的一連接部的該間隔物與該字元線預定區的其餘部分的該間隔物截斷； 於該間隔物上形成一遮罩圖案，該遮罩圖案包括一第一部分，該第一部分橫向地跨越該連接部的該間隔物與該拾取頸預定區的一部分的該間隔物，其中該字元線預定區的其餘部分的該間隔物與該遮罩圖案的該第一部分具有橫向的一間隔；以及 以該遮罩圖案及該間隔物為蝕刻遮罩，對該導電層進行一蝕刻製程以形成一虛設結構、複數個字元線、一對選擇閘極、以及複數對拾取頸，其中該虛設結構橫向地位於該些字元線和該些對拾取頸之間。
  2. 如請求項1之半導體元件的形成方法，其中於該基底上形成該圖案化介電層之前，更包括形成一聚合物層於該導電層上，其中形成該間隔物包括順應性地沉積一間隔物材料層及回蝕該間隔物材料層，且回蝕該間隔物材料層更包括蝕刻該聚合物層以形成一圖案化聚合物層。
  3. 如請求項1之半導體元件的形成方法，其中將該間隔物截斷的步驟，更包括將該拾取頸預定區的該間隔物的一部分截斷。
  4. 如請求項1之半導體元件的形成方法，其中該連接部為多個U型結構或單一矩形結構。
  5. 如請求項1之半導體元件的形成方法，其中該遮罩圖案的該第一部分的中間部僅覆蓋該連接部，但未覆蓋該拾取頸預定區。
  6. 如請求項1之半導體元件的形成方法，其中該虛設結構是由該遮罩圖案的該第一部分下方的該導電層所形成。
  7. 如請求項1之半導體元件的形成方法，其中該間隔介於10nm和150nm之間。
  8. 一種半導體元件，包括： 複數個字元線； 一對選擇閘極，其中該些字元線位於該對選擇閘極之間； 複數對拾取頸，圍繞該對選擇閘極；以及 一虛設結構，橫向地位於該些字元線和該些對拾取頸之間，其中該虛設結構與該些字元線具有橫向地一間隔。
  9. 如請求項8之半導體元件，其中該虛設結構為一非連續性結構，其中該非連續性結構包括多個彈頭形狀或一梳子形狀，該虛設結構具有一端部連接至該對選擇閘極。
  10. 如請求項8之半導體元件，其中該間隔介於10nm和150nm之間。
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