KR100301245B1 - 반도체 소자의 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 콘택이 밀집되어 금속배선 간의 폭이 매우 좁아지는 지역에서 인접한 콘택을 지나는 금속배선을 자기정렬 콘택(Self-Align Contact; SAC) 공정을 이용하여 수직 방향으로 서로 엇갈리게 적층하므로써 금속배선 간의 절연특성을 개선할 수 있는 반도체 소자의 금속배선 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히 콘택이 밀집되어 금속배선 간의 폭이 매우 좁은 지역에서 금속배선간의 절연특성을 향상시키기 위한 반도체 소자의 금속배선 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 각 단위소자의 크기가 급격히 감소하고 있다. 소자의 전기적 신호를 전달하기 위한 금속배선을 형성하는데 있어서, 콘택을 지나는 금속배선은 콘택지역과 금속배선과의 접촉을 보다 안전하게 하기 위하여 콘택과 접촉하는 부분을 국부적으로 크게 형성하게 되며, 이러한 패턴을 일반적으로 저기드(jogged) 패턴이라고 한다. 소자의 고집적화로 금속배선간의 거리는 급격히 감소하게 되고, 이에 따라 배선식각 형성 공정이나 이후의 절연공정시 어려움이 뒤따르게 되어 소자의 안정성을 확보하는 것이 어려워지게 된다. 특히, 콘택이 밀집되어 있는 부분에 형성된 저기드 패턴 사이의 거리는 매우 가까워져 충분한 공정마진을 확보할 수 없으며, 이에 따라 금속배선의 절연특성이 저하되어 소자의 신뢰성이 저하되는 등의 문제점이 있다.
따라서, 본 발명은 콘택이 밀집되어 금속배선 간의 폭이 매우 좁아지는 지역에서 인접한 콘택을 지나는 금속배선을 자기정렬 콘택(Self-Align Contact; SAC) 공정을 이용하여 서로 엇갈리게 적층하므로써 금속배선 간의 절연특성을 개선할 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 도전영역 등의 하부구조가 형성된 반도체 기판상에 절연막을 형성하고, 상기 도전영역이 노출되도록 형성된 콘택 홀을 매립시켜 금속플러그를 형성하는 단계; 전체구조 상에 제 1 배리어 금속층, 제 1 금속배선층 및 반사방지막을 순차적으로 형성한 후, 인접하지 않는 상기 금속 플러그 상에만 상기 제 1 금속배선층이 잔류하도록 상기 반사방지막 및 제 1 금속배선층을 패터닝하는 단계; 전체구조 상에 식각정지층을 형성하고, 상기 식각정지층 상에 상기 제 1 금속배선 간의 갭이 모두 매립되도록 금속층간 유전체막을 형성하는 단계; 상기 제 1 금속배선층과 접속되지 않은 콘택 플러그 부분의 금속층간 유전체막이 노출되도록 패터닝된 포토레지스트막을 마스크로 이용한 자기정렬 콘택 공정으로 노출된 부분의 금속층간 유전체막을 제거하는 단계; 상기 금속층간 유전체막을 제거한 후 노출된 식각정지층을 전면식각하고, 이로 인하여 제 1 금속배선 및 반사방지막의 노출된 측벽에 스페이서가 형성되고, 상기 제 1 금속배선층과 접속되지 않은 플러그가 노출되는 단계; 상기 포토레지스트막을 제거하고, 전체 구조 상에 제 2 배리어 금속층 및 제 2 금속배선을 형성한 후 제 2 금속배선이 형성되도록 패터닝하고, 이로 인하여 상기 제 1 금속배선과 제 2 금속배선이 수직방향으로 서로 엇갈리게 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 금소배선 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 절연막
13 : 금속 플러그 14 : 제 1 배리어 금속층
15 : 제 1 금속배선 16 : 반사방지막
17 : 식각정지층 18 : 금속층간 유전체막
18A : 스페이서 19 : 포토레지스트막
20 : 제 2 배리어 금속층 21 : 제 2 금속배선
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 트랜지스터의 소오스, 드레인 등 하부구조가 형성된 반도체 기판(11) 상에 절연막(12)을 형성하고, 반도체 기판(11)의 도전영역이 노출되도록 콘택 홀을 형성한 후, 텅스텐(W) 등을 이용하여 콘택 홀을 포함하는 전체구조 상에 플러그용 금속을 형성하고 절연막(12)이 노출되는 시점까지 평탄화하여 금속 플러그(13)를 형성한다. 이후, 전체구조 상에 제 1 배리어 금속층(14)을 형성하고, 제 1 배리어 금속층(14) 상에 제 1 금속배선층(15) 및 반사방지막(16)을 형성한 후 인접하지 않는 상기 금속 플러그 상에만 상기 제 1 금속배선층 및 반사방지막 패턴이 잔류하도록 패터닝한다. 여기에서, 제 1 배리어 금속층(14)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄/티타늄 나이트라이드(Ti/TiN) 중 어느 하나를 이용하여 100 내지 700Å의 두께로 형성한다. 제 1 금속배선(15)은 텅스텐 또는 알루미늄을 이용하여 300 내지 500℃의 온도에서 형성하는데, 텅스텐을 이용할 경우에는 3500 내지 5000Å의 두께로 형성하고, 알루미늄을 이용할 경우에는 3500 내지 6000Å의 두께로 형성한다. 또한, 반사방지막(16)은 Ti/TiN/SiON 또는 SiON을 이용하여 500 내지 1000Å의 두께로 형성하며, 이는 후속 공정에서 하드마스크층으로 사용된다. 다음으로, 전체구조 상에 식각정지층(17)을 형성하고, 제 1 금속배선(15) 간의 갭이 모두 매립되도록 금속층간 유전체막(18)을 형성한다. 여기에서, 식각정지층(17)은 질화막을 이용하여 500 내지 1000Å의 두께로 형성하고, 금속층간 유전체막(18)은 고밀도 플라즈마(HDP) 산화막, SOG막, PECVD 산화막 중 어느 하나를 이용하여 3000 내지 6000Å의 두께로 형성한다.
도 1b에 도시된 바와 같이, 전체구조 상에 포토레지스트막(19)을 도포한 후 마스크를 이용한 노광 및 현상 공정을 실시하여, 제 2 금속배선과 접속될 부분의 콘택 플러그 부분이 노출되도록 포토레지스트막(19)을 패터닝한다. 이후, 패터닝된 포토레지스트막(19)을 마스크로 이용한 자기정렬 콘택(SAC) 공정으로 노출된 부분의 금속층간 유전체막(18)을 제거한다. 이때, 식각정지층(17)으로 사용되는 질화막과 금속층간 유전체막(18)으로 사용되는 산화막의 식각 선택비 차이에 의해 질화막이 식각정지층(17)으로 사용되어 금속층간 유전체막(18)만 선택적으로 제거되게 된다.
도 1c에 도시된 바와 같이, 금속층간 유전체막(18)을 제거한 후 노출된 식각정지층(17)을 전면식각하여, 제 1 금속배선(15) 및 반사방지막(16)의 노출된 측벽에 스페이서(18A)를 형성시킨다. 이 전면식각 공정시 식각정지층(17)이 식각되고 난 후 노출되는 제 1 배리어 금속층(14) 또한 제거되어, 아직 미연결 상태로 남아 있는 금속 플러그(13)의 상면이 노출되게 된다.
도 1d에 도시된 바와 같이, 포토레지스트막(19)을 제거하고, 전체 구조 상에 제 2 배리어 금속층(20)을 형성하고, 제 2 금속배선(21)을 형성한 후 미연결 상태의 금속 플러그와 접속되는 부분에만 제 2 금속배선이 형성되도록 패터닝하므로써, 제 1 금속배선(15)과 제 2 금속배선(21)이 수직 방향으로 서로 엇갈리게 형성되게 된다. 여기에서, 제 2 배리어 금속층(20)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄/티타늄 나이트라이드(Ti/TiN) 중 어느 하나를 이용하여 100 내지 700Å의 두께로 형성한다. 제 2 금속배선(21)은 텅스텐 또는 알루미늄을이용하여 형성한다.
본 발명은 콘택이 밀집해 있는 지역에서 저기드(jogged) 패턴을 형성할때, 인접한 콘택을 지나는 저기드 패턴을 동일 평면상에 형성하지 않고 자기 정렬 콘택(SAC) 공정에 의해 수직방향으로 서로 엇갈리게 형성하므로써, 콘택 밀집 지역에서 선간 거리 축소로 인하여 절연특성이 저하되는 등의 문제점을 해결할 수 있어 소자의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (10)
- 도전영역 등의 하부구조가 형성된 반도체 기판상에 절연막을 형성하고, 상기 도전영역이 노출되도록 형성된 콘택 홀을 매립시켜 금속플러그를 형성하는 단계;전체구조 상에 제 1 배리어 금속층, 제 1 금속배선층 및 반사방지막을 순차적으로 형성한 후, 인접하지 않는 상기 금속 플러그 상에만 상기 제 1 금속배선층이 잔류하도록 상기 반사방지막 및 제 1 금속배선층을 패터닝하는 단계;전체구조 상에 식각정지층을 형성하고, 상기 식각정지층 상에 상기 제 1 금속배선 간의 갭이 모두 매립되도록 금속층간 유전체막을 형성하는 단계;상기 제 1 금속배선층과 접속되지 않은 콘택 플러그 부분의 금속층간 유전체막이 노출되도록 패터닝된 포토레지스트막을 마스크로 이용한 자기정렬 콘택 공정으로 노출된 부분의 금속층간 유전체막을 제거하는 단계;상기 금속층간 유전체막을 제거한 후 노출된 식각정지층을 전면식각하고, 이로 인하여 제 1 금속배선 및 반사방지막의 노출된 측벽에 스페이서가 형성되고, 상기 제 1 금속배선층과 접속되지 않은 플러그가 노출되는 단계;상기 포토레지스트막을 제거하고, 전체 구조 상에 제 2 배리어 금속층 및 제 2 금속배선을 형성한 후 제 2 금속배선이 형성되도록 패터닝하고, 이로 인하여 상기 제 1 금속배선과 제 2 금속배선이 수직방향으로 서로 엇갈리게 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 제 1 배리어 금속층은 티타늄, 티타늄 나이트라이드 및 티타늄/티타늄 나이트라이드 중 어느 하나를 이용하여 100 내지 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 금속배선은 텅스텐 또는 알루미늄을 이용하여 300 내지 500℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 잇어서,상기 제 1 금속배선은 텅스텐을 이용하여 3500 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 금속배선은 알루미늄을 이용하여 3500 내지 6000Å의 께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 반사방지막은 Ti/TiN/SiON 또는 SiON을 이용하여 500 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 식각정지층은 질화막을 이용하여 500 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 금속층간 유전체막은 HDP산화막, SOG막, PECVD 산화막 중 어느 하나를 이용하여 3000 내지 6000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 제 2 배리어 금속층은 티타늄, 티타늄 나이트라이드, 티타늄/티타늄 나이트라이드 중 어느 하나를 이용하여 100 내지 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 제 2 금속배선은 텅스텐 또는 알루미늄을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
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