KR100238224B1 - 반도체장치의 금속배선 형성방법 - Google Patents

반도체장치의 금속배선 형성방법 Download PDF

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Abstract

금속배선과 콘택홀의 미스얼라인(Misalign)과 금속배선의 노칭(Notching) 문제를 해결할 수 있는 반도체 장치의 금속배선 형성방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, W1의 폭을 갖는 금속배선이 형성될 반도체 기판에 절연막을 형성하는 단계와, 절연막의 표면을 패터닝하여 W2의 폭과 형성되는 금속배선의 저항에 따라 깊이를 달리하는 음각형태의 금속배선이 형성될 부분을 형성하는 단계와, 상기 결과물의 전면에 스페이서 형성을 위한 물질층을 증착하는 단계와, 물질층에 에치백(etch back) 공정을 진행하여 음각형태의 금속배선이 형성될 부분의 양측면에 스페이서를 형성하는 단계와, 스페이서가 형성된 반도체 기판의 전면에 콘택홀이 형성되는 영역만을 개구한 상태의 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴 및 물질층을 식각 마스크로 절연막을 셀프 얼라인(self align) 방식으로 식각하여 콘택홀을 형성하는 단계와, 포토레지스트 패턴을 제거하고 콘택홀을 매몰하는 도전층을 증착하는 단계와, 도전층이 형성된 결과물의 전면을 식각하여 금속배선인 도전막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법을 제공한다.

Description

반도체 장치의 금속배선 형성방법{Metal line forming method in semiconductor device}
본 발명은 반도체 장치의 금속배선 형성방법에 관한 것으로, 특히 금속배선과 콘택홀의 미스얼라인(Misalign)과 금속배선의 노칭(Notching) 문제를 해결할 수 있는 반도체 장치의 금속배선 형성방법에 관한 것이다.
반도체 디바이스가 점차로 고집적화 됨에 따라 디자인 룰(Design Rule)에 따른 금속배선의 사이가 감소함에도 불구하고 반도체 칩(Chip)의 크기는 점자로 커지고 있다. 이에 따라서 반도체 장치의 금속배선 형성공정에서는 콘택홀과 금속배선간의 미스얼라인이 발생하는 문제점과, 금속배선과 콘택홀의 패터닝이 어려워지고 심지어는 금속배선에 노칭(Notching: 금속배선의 폭에 'V'자형의 금이 발생하여 배선의 폭이 가늘어지는 현상) 및 개방 결함(Open Defect)이 발생하는 문제점이 있다.
도 1 및 도 3은 종래의 금속배선에 있어서의 문제점을 설명하기 위하여 도시한 도면들이다.
도 1은 반도체 장치의 금속배선 형성공정에서는 콘택홀과 금속배선간의 미스얼라인이 발생한 것을 설명하기 위한 평면도이다. 반도체 기판(1)의 소정영역에 금속배선(5)이 형성되었지만 금속배선(5)이 콘택홀(3)을 완전하게 오버랩(Overlap)되지 않고 미스얼라인이 발생한 양상을 보여준다.
도 2는 도 1의 평면도를 2-2' 방향으로 절단하였을 때의 단면도이다. 상세히 설명하면, 반도체 기판(1)에 콘택홀을 구비하는 절연막(3)이 형성되어 있고, 반도체 기판(1)과 금속배선(5)을 전기적으로 연결시키기 위한 금속배선(5)을 구성하는 도전물질이 콘택홀의 매몰하면서 형성되어 있다. 여기서 금속배선(5)이 콘택홀의 상부에 정확히 형성되어야 하지만 사진 및 식각 공정에서의 기술의 한계로 인하여 미스얼라인이 발생하여 좌측으로 이동(Shift)된 상태이다.
도 3은 반도체 장치의 금속배선 형성공정에서 금속배선 상에 노칭 및 개방 결함이 발생한 것을 설명하기 위하여 도시한 평면도이다. 금속배선은 통상 사진 및 식각공정을 통하여 형성하는데 이때 식각공정의 전에 노광공정이 선행된다. 이러한 빛을 이용하여 표면에 도포되어 있는 포토레지스트를 다중화하는 노광공정에서 빛에 의한 반사광이 발생하게 되어 금속배선의 폭을 'V'자형으로 움푹하게 들어가게 만든다. 이러한 'V'자형으로 움푹하게 들어간 형태는 후속되는 현상공정에서 더욱 악화되어 금속배선 형성공정을 완료하였을 때에는 'V'자형으로 배선이 가늘어지는 곳(7)과 심한 경우에는 개방 결함(9)까지 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택홀과 금속배선 사이에 미스얼라인 및 금속배선의 노칭(Notching)과 개방 결함을 방지할 수 있는 반도체 장치의 금속배선 형성방법을 제공하는데 있다.
도 1 내지 도 3은 종래의 반도체 장치의 금속배선 형성공정의 문제점을 설명하기 위하여 도시한 도면들이다.
도 4 내지 도 13은 본 발명의 실시예에 의한 반도체 장치의 금속배선 형성공정을 설명하기 위하여 도시한 도면들이다.
<도면의 주요 부호에 대한 설명>
100: 반도체 기판, 102: 절연막,
104: 금속배선이 형성될 부분, 106: 스페이서,
108: 포토레지스트, 110: 콘택홀,
112: 도전막.
상기의 기술적 과제를 달성하기 위하여 본 발명은, W1의 폭을 갖는 금속배선이 형성될 반도체 기판에 절연막을 형성하는 단계와, 상기 절연막의 표면을 패터닝하여 W2의 폭과 D1의 깊이를 갖는 음각형태의 금속배선이 형성될 부분을 형성하는 단계와, 상기 결과물의 전면에 스페이서 형성을 위한 물질층을 증착하는 단계와, 상기 물질층에 에치백(etch back) 공정을 진행하여 음각형태의 금속배선이 형성될 부분의 양측면에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 반도체 기판의 전면에 콘택홀이 형성되는 영역만을 개구한 상태의 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴 및 물질층을 식각 마스크로 절연막을 셀프 얼라인(self align) 방식으로 식각하여 콘택홀을 형성하는 단계와, 상기 포토레지스트를 제거하고 콘택홀을 매몰하는 도전층을 증착하는 단계와, 상기 도전층이 형성된 결과물의 전면을 식각하여 금속배선인 도전막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 W2는 상기 W1 및 콘택홀의 사이즈보다 폭이 더 크게 형성하고, 상기 D1의 깊이를 갖는 음각형태의 금속배선이 형성될 부분은 요구되는 금속배선의 저항에 따라서 깊이를 달리하는 것이 바람직하다.
바람직하게는, 상기 물질층은 상기 절연층과 비교하여 식각이 잘되지 않는 식각선택비를 갖는 물질로서 금속배선의 저항을 감소시킬 수 있는 도전물질을 사용하는 것이 바람직하다.
본 발명의 바람직한 실시예에 의하면, 상기 스페이서를 형성하는 방법은 형성하고자 하는 콘택홀의 크기에 따라서 물질층의 두께를 달리하는 것이 바람직하다.
본 발명의 바람직한 실시예에 의하면, 상기 콘택홀이 형성되는 영역만을 개구하는 방법은 그 폭을 W1보다는 크고, W2보다는 작게 형성하는 것이 적합하다.
또한, 상기 도전층이 형성된 결과물의 전면을 식각하는 방법은 에치백(etch back), 또는 화학 기계적 연마(CMP) 공정을 이용하여 형성하는 것이 바람직하다.
본 발명에 따르면, 반도체 장치의 금속배선 형성공정에 있어서 콘택홀과 금속배선 사이에 미스얼라인 및 금속배선의 노칭(Notching)과 개방 결하다 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 4 내지 도 13은 본 발명의 실시예에 의한 반도체 장치의 금속배선 형성방법을 설명하기 위하여 도시한 도면들이다.
도 4는 반도체 기판에 절연막(102)을 개재하고 음각형태의 금속배선이 형성될 영역(104)을 식각하였을 때의 평면도이다.
도 5는 도 4를 5-5' 방향으로 절단(cross-section)하였을 때의 단면도이다. 상세히 설명하면, W1의 폭을 갖는 금속배선이 형성될 반도체 기판(100) 상에 금속배선을 절연하기 위한 절연층(102)을 형성한다. 상기 절연층(102)의 상부에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 금속배선이 형성될 영역에 W2의 폭과 D1의 깊이를 갖는 음각형태의 금속배선이 형성될 영역(104)을 형성한다.
여기서, 음각형태의 금속배선이 형성될 영역(104)이 갖는 폭인 W2는 원래 금속배선이 형성될 폭인 W1보다 크게 형성한다. 상기 음각형태로 절연막을 식각하여 형성된 금속배선이 형성될 영역(104)은 이곳에 형성되는 금속배선의 저항에 따라 깊이를 달리하여 금속배선의 저항을 조절하는 것이 가능하고, 노광공정에서 빛의 반사광에 의하여 발생하는 노칭(Notching)을 방지하여 노칭(Notching)으로 인한 금속배선의 개방 결함(open defects)을 효과적으로 방지할 수 있는 본 발명의 목적을 달성하는 주요한 수단이 된다. 즉, 후속공정에서 금속배선을 형성하면 금속배선이 절연막의 상부에 형성되지 않고, 이곳의 음각된 부분에 들어가는 형태로 금속배선이 형성되기 때문에 이곳을 통하여 금속배선의 높이를 조절할 수 있고, 또한 노광 공정에서 노광광의 반사에 의한 노칭 문제를 해결할 수 있다.
도 6은 상기 음각형태의 금속배선이 형성될 영역에 스페이서(106)를 형성하였을 때의 평면도이다.
도 7은 상기 도 6을 7-7' 방향으로 절단(cross-section)하였을 때의 단면도이다. 상세히 설명하면, 상기 음각형태의 금속배선이 형성될 영역(104)이 만들어진 반도체 기판의 전면에 스페이서 형성을 위한 물질층을 적층하고 등방성의 에치백(etchback) 공정을 진행하여 음각형태의 금속배선이 형성될 영역(104)의 측벽에 스페이서(106)를 형성한다. 이때, 상기 스페이서(106) 형성을 위한 물질층은 절연층(102)과 비교하여 식각이 잘되지 않는 식각선택비를 갖는 물질로서 금속배선의 저항을 감소시킬 수 있는 도전물질을 사용하여 형성한다. 일예로 상기 절연막(102)을 TEOS(Tetra Ethyl Otho Silicate)나 고밀도 플라즈마에 의한 산화막(High Density plasma oxide)나 USG(Undoped Silicate Glass)로 형성하면, 상기 스페이서(106) 형성을 위한 물질층은 텅스텐(W)이나 티타늄(Ti) 등의 도전물질로 형성할 수 있다. 따라서 후속되는 식각공정에서 플로오르카본계(CF base)의 식각가스를 이용하며 절연막(102)과 스페이서(106)의 식각비를 10:1 이상으로 가져갈 수 있다.
도 8은 도 6의 결과물의 전면에 선택적으로 포토레지스트를 도포하였을 때의 평면도이다.
도 9는 상기 도 8을 9-9' 방향으로 절단(cross-section)하였을 때의 단면도이다. 상세히 설명하면, 상기 스페이서(106)가 형성된 결과물의 전면에 포토레지스트(108)를 도포하고 선택적인 노광과 현상공정을 진행하여 콘택홀이 형성될 영역(109)을 제외한 영역에 포토레지스트(108)가 적층되도록 한다. 여기서 콘택홀이 형성될 영역(109)을 제외한 영역에 포토레지스트(108)가 적층하는 방법은 포토레지스트가 개구되는 폭이 원래 금속배선의 폭인 W1 보다는 크게하고, 음각형태의 금속배선이 형성될 영역이 갖는 폭인 W2보다는 작게 형성한다.
도 10은 도 8의 포토레지스트 패턴 이용하여 셀프 얼라인 방식으로 콘택홀(110)을 형성하였을 때의 평면도이다.
도 11은 상기 도 10을 11-11' 방향으로 절단(cross-section)하였을 때의 단면도이다. 상세히 설명하면, 콘택홀이 형성될 영역을 제외한 영역에 포토레지스트가 적층되어 있는 결과물의 전면에 포토레지스트를 마스크로 셀프 얼라인 방식의 식각을 진행함으로써 콘택홀(110)을 형성한다. 여기서 스페이서 형성을 위한 물질층은 식각선택비가 하부에 있는 절연층(102)과 비교하여 높기 때문에 콘택홀(110) 형성을 위한 식각이 절연층 상에서는 발생하는 동안에 스페이서(106)는 식각되지 않는다.
본 발명에서는 콘택홀(110)을 셀프 얼라인 방식으로 형성하기 때문에 후속공정에서 형성되는 금속배선과의 미스얼라인 문제가 발생하지 않으며 콘택홀(110)의 크기는 스페이서(106)의 두께에 따라서 얼마든지 변동이 가능하다.
도 12는 도 10의 콘택홀(110)이 형성된 결과물 상에 금속배선으로 사용되는 도전막(112)을 형성하였을 때의 평면도이다.
도 13은 상기 도 12를 13-13' 방향으로 절단(cross-section)하였을 때의 단면도이다. 상세히 설명하면, 상기 셀프 얼라인 방식으로 콘택홀이 형성된 결과물의 전면에 금속배선으로 사용될 도전층(112)을 적층하고 에치백(etch back) 혹은 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 진행하여 금속배선이 형성될 영역에 있는 도전막만을 제외하고 모두 제거하면서 평탄화를 진행한다. 따라서 금속배선인 도전막(112)은 절연막(102)내에 음각된 방식으로 형성되며, 이러한 금속배선과 콘택홀(110)은 미스얼라인(misalign)의 발생없이 자동적으로 연결된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 절연막 내부에 음각형태로 금속배선이 형성될 영역을 먼저 형성하고, 그곳에 금속배선을 끼워넣는 방식인 셀프 얼라인 방식으로 금속배선과 콘택홀을 동시에 형성함으로써, 노칭(Notching) 및 노칭(notching)으로 인한 개방 결함을 방지하고 콘택홀과 금속배선간에 발생하는 미스얼라인을 방지할 수 있는 반도체 장치의 금속배선 형성방법을 구현할 수 있다.

Claims (7)

  1. W1의 폭을 갖는 금속배선이 형성될 반도체 기판에 절연막을 형성하는 단계;
    상기 절연막의 표면을 패터닝하여 W2의 폭과 형성되는 금속배선의 저항에 따라 깊이를 달리하는 음각형태의 금속배선이 형성될 부분을 형성하는 단계;
    상기 결과물의 전면에 스페이서 형성을 위한 물질층을 증착하는 단계;
    상기 물질층에 에치백(etch back) 공정을 진행하여 음각형태의 금속배선이 형성될 부분의 양측면에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 반도체 기판의 전면에 콘택홀이 형성되는 영역만을 개구한 상태의 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 및 물질층을 식각 마스크로 절연막을 셀프 얼라인(self align) 방식으로 식각하여 콘택홀을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하고 콘택홀을 매몰하는 도전층을 증착하는 단계; 및
    상기 도전층이 형성된 결과물의 전면을 식각하여 금속배선인 도전막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 W2는 상기 W1와 콘택홀의 사이즈보다 폭이 더 크게 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 물질층은 상기 절연층과 비교하여 식각이 잘되지 않는 식각선택비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  4. 제3항에 있어서, 상기 식각선택비를 갖는 물질은 금속배선의 저항을 감소시킬 수 있는 도전물질을 사용하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 스페이서를 형성하는 방법은 형성하고자 하는 콘택홀의 크기에 따라서 물질층의 두께를 달리하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  6. 제1항에 있어서, 상기 콘택홀이 형성되는 영역만을 개구하는 방법은 그 폭을 W1보다는 크고, W2보다는 작게 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  7. 제1항에 있어서, 상기 도전층이 형성된 결과물의 전면을 식각하는 방법은 에치백(etch back), 또는 화학 기계적 연마(CMP) 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
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KR940016730A (ko) * 1992-12-24 1994-07-25 문정환 반도체 장치의 배선형성방법
KR960026194A (ko) * 1994-12-28 1996-07-22 김주용 반도체 소자의 제조 방법

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