KR100254566B1 - 반도체장치의콘택홀및그형성방법 - Google Patents

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Abstract

본 발명은 콘택홀의 접촉 저항을 감소시킬 수 있는 반도체 장치의 콘택홀 및 그 형성 방법에 관한 것으로, 반도체 장치의 콘택홀은, 반도체 기판상에 소정의 거리를 두고 형성된 도전층 패턴들과, 상기 도전층 패턴들을 포함하여 상기 반도체 기판상에 형성된 층간절연막, 상기 층간절연막을 식각하여 서로 인접한 도전층 패턴들의 사이에 형성되어 있되, 그 저면의 크기가 상부 및 중간부 보다 상대적으로 크게 형성된 콘택홀과, 상기 콘택홀 저면의 바닥 영역과 양측벽을 제외한 상부 표면 및 콘택홀의 양측 상에 형성된 식각 저지층을 포함한다. 이와 같은 장치에 의해서, 콘택홀 저면을 콘택홀의 상부 및 중간부 보다 상대적으로 크게 형성할 수 있고, 따라서 콘택홀 바닥면의 반도체 기판과 콘택 플러그막과의 접촉 저항을 감소시킬 수 있다.

Description

반도체 장치의 콘택홀 형성 방법(METHOD OF FABRICATING A CONTACT HOLE OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 콘택홀 형성 방법에 관한 것으로, 좀 더 구체적으로는, 콘택홀의 접촉 저항(contact resistance)을 감소시키는 반도체 장치의 콘택홀 형성 방법에 관한 것이다.
반도체 장치가 점차 고집적화되어 감에 따라 반도체 장치 상에 소자를 구성하기 위한 디자인 룰의 크기(design rule size)도 점점 감소하고 있다. 이와 같은 디자인 룰 크기의 감소는 반도체 장치 상의 라인 패턴(line pattern) 및 콘택 패턴(contact pattern)의 축소로 이어진다.
그러나, 라인 패턴이 포토리소그라피(photolithography) 공정의 노광 기술의 발전으로 서브-쿼터 마이크론(sub-quarter micron) 크기의 패턴도 용이하게 형성할 수 있는 반면에, 콘택 패턴은 포토리소그라피 기술 및 에칭(etching) 기술이 뒷받침되어야 한다.
특히, 반도체 장치의 고집적화에 의한 단차의 증가는 높은 종횡비(aspect ratio)를 갖는 콘택홀(contact hole) 구조를 야기시키고, 이로 인해 서브-쿼터 마이크론 이하의 작은 크기를 갖는 콘택홀에서는 후속 도전막의 접촉 저항이 지나치게 높아지는 문제점이 발생된다.
상술한 문제점을 해결하기 위해 제안된 본 발명은, 콘택홀의 접촉 저항을 감소시킬 수 있는 반도체 장치의 콘택홀 형성 방법을 제공하는 데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 콘택홀의 구조를 개략적으로 보여주는 수직 단면도;
도 2A 내지 도 2L은 도 1에 도시된 반도체 장치의 콘택홀 형성 방법을 순차적으로 보여주는 공정도.
* 도면의 주요 부분에 대한 부호 설명 *〈/P〉
10 : 반도체 기판 12, 14 : 게이트 전극층
16 : 고온산화막 18, 28, 32 : 실리콘 질화막
20 : BPSG 22, 24 : 도전막 패턴
26 : PE-산화막 34 : 텅스텐 플러그막
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택홀은, 반도체 기판상에 소정의 거리를 두고 형성된 도전층 패턴들과; 상기 도전층 패턴들을 포함하여 상기 반도체 기판상에 형성된 층간절연막; 상기 층간절연막을 식각하여 서로 인접한 도전층 패턴들의 사이에 형성되어 있되, 그 저면의 크기가 상부 및 중간부 보다 상대적으로 크게 형성된 콘택홀과; 상기 콘택홀 저면의 바닥 영역과 양측벽을 제외한 상부 표면 및 콘택홀의 양측 상에 형성된 식각 저지층을 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 식각 저지층은 실리콘 질화막이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택홀 형성 방법은, 반도체 기판상에 도전층 패턴들을 형성하는 공정과; 상기 도전층 패턴들을 포함하여 상기 반도체 기판 상에 제 1 층간절연막 및 제 1 식각 저지층, 그리고 제 2 층간절연막을 순차적으로 형성하는 공정과; 상기 제 2 층간절연막 상에 도전막 패턴을 형성하는 공정과; 상기 도전막 패턴을 포함하여 상기 제 2 층간절연막 상에 제 3 층간절연막 및 제 2 식각 저지층을 순차적으로 형성하는 공정과; 상기 도전층 패턴들 중, 서로 인접한 도전막 패턴층 사이의 상기 제 1 식각 저지층이 노출되도록 상기 제 2 식각 저지층, 제 3 층간절연막, 그리고 제 2 층간절연막을 순차적으로 식각하여 콘택홀을 형성하되, 콘택홀 양측의 상기 도전막 패턴이 콘택홀의 양측벽상으로 노출되지 않도록 형성하는 공정과; 상기 콘택홀의 양측벽 상에 제 3 식각 저지층을 형성하는 공정과; 상기 콘택홀 저면의 반도체 기판이 노출되도록 상기 콘택홀 바닥부의 제 1 식각 저지층 및 제 1 층간절연막을 식각하는 공정과; 상기 제 1 및 제 2, 그리고 제 3 식각 저지층을 마스크로 사용하고, 상기 콘택홀 바닥부 양측벽의 노출된 상기 층간절연막을 습식식각하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2, 그리고 제 3 식각 저지층은 실리콘 질화막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2, 그리고 제 3 식각 저지층은 각각 500Å, 1000Å, 500Å 범위내에서 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 층간절연막은 고온산화막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 층간절연막은 1000 - 2000Å 범위내에서 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 층간절연막은 USG 와 BPSG 중, 하나 이상으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 3 층간절연막은 PE-산화막으로 형성된다.
(작용)
이와 같은 반도체 장치의 콘택홀 형성 방법에 의해서, 콘택홀 저면을 콘택홀의 상부 및 중간부 보다 상대적으로 크게 형성할 수 있고, 따라서 콘택홀 바닥면의 반도체 기판과 콘택 플러그막과의 접촉 저항을 감소시킬 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부 도면 도 1 및 도 2에 의거해서 상세히 설명한다.
도 1에는 본 발명의 실시예에 따른 반도체 장치의 콘택홀의 구조가 개략적으로 도시되어 있다.
도 1을 참조하면, 반도체 기판(10)상에는 소정의 거리를 갖는 게이트 전극층(12, 14)들이 형성되고, 그리고, 상기 게이트 전극층(12, 14)들을 포함하여 상기 반도체 기판(10)상에는 고온산화막(16), 제 1 실리콘 질화막(18), BPSG(BoroPhophoSilicate Glass ;20), 도전막 패턴(22, 24), PE-산화막(26), 제 2 실리콘 질화막(28)이 순차적으로 형성된다.
그리고 상기 절연막들(28, 26, 20, 18, 16)을 식각하여 상기 게이트 전극층들(12, 14) 사이의 반도체 기판(10)이 노출되도록 형성된 콘택홀(30)은 그 저면의 크기가 콘택홀(30)의 중간부 및 상부 보다 상대적으로 크게 형성되어 있다.
또한, 상기 콘택홀(30)의 상부 및 중간부 보다 상대적으로 크게 형성된 저면의 양측벽을 제외한 측벽상에는 제 3 실리콘 질화막(32)이 형성되어 있다.
상술한 바와 같은 구조를 갖는 반도체 장치의 콘택홀의 형성 방법을 도 2A 내지 도 2L을 참조하여 설명하면 다음과 같다.
먼저, 도 2A 및 도 2B를 참조하면, 반도체 기판(10)상에 이 기술 분야에서 잘 알려진 기술을 이용하여 서로 소정의 거리로 이격되도록 게이트 전극층들(12, 14)을 형성한다. 이때, 이들 게이트 전극층(12, 14)들은 각각 반도체 기판(10)상에 게이트 절연막(12a, 14a), 게이트 전극(12b, 14b), 그리고 게이트 상부막(12c, 14c)이 순차적으로 형성되고, 이들(12a, 12b, 12c), (14a, 14b, 14c)의 양측벽에는 게이트 스페이서(12d, 14d)가 형성된 구조를 갖는다.
다음, 도 2C에 있어서, 상기 게이트 전극층들(12, 14)을 포함하여 상기 반도체 기판(10)상에 고온산화막(16) 및 제 1 실리콘 질화막(18)을 형성하는데, 상기 고온산화막(16)은 약 1000 - 2000Å 범위내에서 형성하고, 제 1 실리콘 질화막(18)은 약 500Å 범위내에서 형성한다.
이어서, 도 2D를 참조하면, 상기 제 1 실리콘 질화막(18)상에 BPSG막(20)을 형성한 후, 상기 BPSG막(20)상에 도 2E에 도시된 바와 같이 소정의 도전막 패턴(22, 24)을 형성한다. 이때, 상기 BPSG막(20)은 USG(Undoped silicate glass)막으로 형성되기도 하고 또는, 이들 두 개의 막을 함께 사용하기도 한다.
그리고, 도 2F 및 도 2G를 참조하면, 상기 도전막 패턴(22, 24)을 포함하여 상기 BPSG막(20)상에 PE-산화막(Plasma Enhanced-Oxide ;26) 및 제 2 실리콘 질화막(28)을 순차적으로 형성한다. 여기에서, 상기 제 2 실리콘 질화막(28)은 약 1000Å 범위내에서 형성된다.
도 2H에 있어서, 상기 게이트 전극층들(12, 14) 사이의 상기 제 1 실리콘 질화막(18)이 소정 부분 노출되도록 상기 제 2 실리콘 질화막(28), PE-산화막(26), 그리고 BPSG막(20)을 순차적으로 식각하여 콘택홀(30)을 형성한다. 이때, 상기 제 1 실리콘 질화막(18)은 상기 콘택홀(30)을 형성하기 위한 식각 공정에서 식각 저지층(etch stopper)로써 작용한다.
이어서, 상기 콘택홀(30)의 양측벽 상에 도 2I에 도시된 바와 같이 약 500Å 범위내에서 제 3 실리콘 질화막(32)을 형성한다.
다음, 도 2J를 참조하면, 상기 콘택홀(30)의 저면의 노출된 제 1 실리콘 질화막(18) 및 고온산화막(16)을 에치백(etch back) 공정으로 상기 콘택홀(30) 저면의 반도체 기판(10)이 노출되도록 식각한다.
그리고, 상기 콘택홀(30) 저면의 양측벽의 노출된 고온산화막(16)을 도 2K에 도시된 바와 같이 습식식각 공정을 수행하여 소정의 두께로 식각한다. 이때, 상기 제 1 및 제 3 실리콘 질화막(18, 32)은 식각 저지층으로 작용한다.
마지막으로, 상기 콘택홀(30)을 텅스텐막(34)으로 충전하면, 도 2L에 도시된 바와 같이 콘택홀(30)의 저면이 콘택홀(30)의 상부 및 중간부 보다 상대적으로 큰 크기를 갖는 반도체 장치의 콘택홀이 형성된다. 이때, 도면에는 도시되지 않았지만, 상기 콘택홀의 바닥면 및 양측벽, 그리고 상기 식각 저지층상에는 장벽 금속막(barrier metal)으로서 Ti/TiN이 형성된다.
상술한 바와 같은 반도체 장치의 콘택홀 형성 방법에 의해서, 콘택홀 저면을 콘택홀의 상부 및 중간부 보다 상대적으로 크게 형성할 수 있고, 따라서 콘택홀 바닥면의 반도체 기판과 콘택 플러그막과의 접촉 저항을 감소시킬 수 있다.

Claims (7)

  1. 반도체 기판상에 도전층 패턴들을 형성하는 공정과; 상기 도전층 패턴들을 포함하여 상기 반도체 기판 상에 제 1 층간절연막 및 제 1 식각 저지층, 그리고 제 2 층간절연막을 순차적으로 형성하는 공정과; 상기 제 2 층간절연막 상에 도전막 패턴을 형성하는 공정과; 상기 도전막 패턴을 포함하여 상기 제 2 층간절연막 상에 제 3 층간절연막 및 제 2 식각 저지층을 순차적으로 형성하는 공정과; 상기 도전층 패턴들 중, 서로 인접한 도전막 패턴층 사이의 상기 제 1 식각 저지층이 노출되도록 상기 제 2 식각 저지층, 제 3 층간절연막, 그리고 제 2 층간절연막을 순차적으로 식각하여 콘택홀을 형성하되, 콘택홀 양측의 상기 도전막 패턴이 콘택홀의 양측벽상으로 노출되지 않도록 형성하는 공정과; 상기 콘택홀의 양측벽 상에 제 3 식각 저지층으로 형성하는 공정과; 상기 콘택홀 저면의 반도체 기판이 노출되도록 상기 콘택홀 바닥부의 제 1 식각 저지층 및 제 1 층간절연막을 식각하는 공정과; 상기 제 1 및 제 2, 그리고 제 3 식각 저지층을 마스크로 사용하고, 상기 콘택홀 바닥부 양측벽의 노출된 상기 층간절연막을 습식식각하는 공정을 포함하는 반도체 장치의 콘택홀 형성 방법.
  2. 제1항에 있어서, 상기 제 1 및 제 2, 그리고 제 3 식각 저지층은 실리콘 질화막으로 형성되는 반도체 장치의 콘택홀 형성 방법.
  3. 제1항에 있어서, 상기 제 1 및 제 2, 그리고 제 3 식각 저지층은 각각 500Å, 1000Å, 500Å 범위내에서 형성되는 반도체 장치의 콘택홀 형성 방법.
  4. 제1항에 있어서, 상기 제 1 층간절연막은 고온산화막으로 형성되는 반도체 장치의 콘택홀 형성 방법.
  5. 제1항에 있어서, 상기 제 1 층간절연막은 1000 - 2000Å 범위내에서 형성되는 반도체 장치의 콘택홀 형성 방법.
  6. 제1항에 있어서, 상기 제 2 층간절연막은 USG와 BPSG 중, 하나 이상으로 형성되는 반도체 장치의 콘택홀 형성 방법.
  7. 제1항에 있어서, 상기 제 3 층간절연막은 PE-산화막으로 형성되는 반도체 장치의 콘택홀 형성 방법.
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JPH03280449A (ja) * 1990-03-28 1991-12-11 Nec Corp 半導体装置の製造方法

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