KR960026194A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 소자 보호막으로 사용되는 실리콘 질화막을 이용하여 미세 접촉창 및 미세 금속선을 동시에 형성하여 포토 리소그라피 공정의 스텝퍼(stepper)를 이용한 정렬시 오차를 없애 디자인상충분히 공정 여유도를 확보할 수 있는 금속 배선 형성 방법에 관한 것이다.
본 발명은, 반도체 기판 상부에 필드 산화막, 게이트 전극, 확산 영역을 형성하고, 전면에 절연막을 형성한 후, 확산 영역 상부의 절연막을 제거하여 접촉창을 형성하며 금속 배선을 노출된 확산 영역에 접속하는 반도체 소자의 제조 방법에있어서, 상기 확산 영역 상부에 미세 콘택을 형성하기 위하여, 반도체 기판상에 필드 산화막, 게이트 전극, 확산 영역을순차적으로 형성한 후, 전면에 절연막으로서 BPSG막 및 질화막을 형성하는 단계와, 감광막 패턴을 마스크로 하여 상기 확산 영역 상부의 질화막을 식각하는 단계, 전면에 산화막을 형성한 후 이방성 식각을 실시하여 질화막 측벽에 스페이서를형성하는 단계, 상기 확산 영역 상부의 BPSG막과 스페이서를 식각하여 접촉창을 형성하는 단계, 및 상기 접촉창에 금속막을 형성하여 금속 배선을 완성하는 단계로 이루어져, 본 발명에 의하면, 질화막을 금속 배선 전에 증착함으로써, 사진 식각 공정에 의한 오정렬에 따른 금속 배선 형성시 금속 배선 패턴 불량을 감소시켜 반도체 소자의 오동작을 방지할 수 있고, 서브 마이크론 금속 배선 또한 용이하게 형성할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명의 반도체 소자의 제조 방법의 공정을 순차적으로 나타내는 단면도.
Claims (10)
- 반도체 기판 상부에 필드 산화막, 게이트 전극, 확산 영역을 형성하고, 전면에 절연 산화막을 형성한 후,확산 영역 및 게이트 전극 상부의 절연막을 제거하여 접촉창을 형성하며 금속 배선을 노출된 확산 영역 및 게이트 전극에접속하는 반도체 소자의 제조 방법에 있어서, 반도체 기판상에 필드 산화막, 게이트 전극, 확산 영역을 순차적으로 형성한 후, 전면에 절연막인 BPSG 막을 증착하는 단계와, 질화막을 증착하는 단계와, 감광막 패턴을 마스크로 하여 금속 접촉을 이룰 소정의 부분의 질화막을 식각하는 단계, 전면에 산화막을 형성한 후 질화막 측벽에 스페이서를 제조하는 단계와,금속 접촉을 이룰 소정 부분의 BPSG막을 식각하여 접촉창을 형성하는 단계, 및 상기 접촉창에 금속막을 형성하여 금속 배선을 완성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 접촉창에 금속막을 형성하는 단계 이후에 소자 보호막을 형성하기 위하여, 상기 금속막을 평탄화 식각한 후, 소자 보호막을 증착하여 금속 배선 패턴을 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 스페이서는 실리콘 산화막인 것을 특징으로 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 BPSG막을 식각하여 접촉창을 형성하는 단계에서, 상기 질화막과 질화막측벽 스페이서는 상기 확산 영역 상부의 BPSG막의 식각을 위한 마스크인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서, 상기 BPSG막을 식각하여 접촉창을 형성하는 단계에서, 상기 질화막과 질화막 측벽 스페이서는 상기 확산 영역 상부의 BPSG막의 식각을 위한 마스크인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 BPSG의 식각은 습식식각을 진행한 후, 건조식각을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 금속막은 Ti+TiN+Al막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서, 상기 금속막은 Ti+TiN+Al막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 금속막은 Ti+TiN+Al막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 금속막은 Ti+TiN+Al막인 것을 특징으로 하는 반도체 소자의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940037785A KR0166027B1 (ko) | 1994-12-28 | 1994-12-28 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940037785A KR0166027B1 (ko) | 1994-12-28 | 1994-12-28 | 반도체 소자의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960026194A true KR960026194A (ko) | 1996-07-22 |
KR0166027B1 KR0166027B1 (ko) | 1999-02-01 |
Family
ID=19404172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940037785A KR0166027B1 (ko) | 1994-12-28 | 1994-12-28 | 반도체 소자의 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0166027B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100238224B1 (ko) * | 1996-12-31 | 2000-01-15 | 윤종용 | 반도체장치의 금속배선 형성방법 |
Families Citing this family (1)
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---|---|---|---|---|
KR100437623B1 (ko) * | 1997-09-30 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 제조방법 |
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1994
- 1994-12-28 KR KR1019940037785A patent/KR0166027B1/ko not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100238224B1 (ko) * | 1996-12-31 | 2000-01-15 | 윤종용 | 반도체장치의 금속배선 형성방법 |
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Publication number | Publication date |
---|---|
KR0166027B1 (ko) | 1999-02-01 |
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