JPH10209277A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10209277A JPH10209277A JP887097A JP887097A JPH10209277A JP H10209277 A JPH10209277 A JP H10209277A JP 887097 A JP887097 A JP 887097A JP 887097 A JP887097 A JP 887097A JP H10209277 A JPH10209277 A JP H10209277A
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Abstract
(57)【要約】
【課題】 狭いピッチの配線部分のアライメントずれや
加工ばらつきに起因するコンタクト抵抗の増加やマイグ
レーション耐性の劣化を抑えることができ、また、狭い
ピッチの配線間に容易かつ確実に絶縁材料を充填するこ
とができる半導体装置及びその製造方法を提供する。 【解決手段】 Ａｌ配線層１６を形成した後、Ａｌ層１
７を積層しこれをエッチバックして、各Ａｌ配線主部１
６1 等の側面にサイドウォール部１８を形成する。サイ
ドウォール部の厚さは上部では狭く、下部に行くほど広
く、本来のＡｌ配線主部１６1 等とサイドウォール部１
８を併せた部分の断面形状は順テーパー状となる。Ａｌ
配線主部１６3 とＷプラグ１４との間に０．１μｍ程度
の位置ずれが生じても、これによって生じるＷプラグ１
４上面の露出部分をサイドウォール部１８の下端部によ
ってカバーできる。
加工ばらつきに起因するコンタクト抵抗の増加やマイグ
レーション耐性の劣化を抑えることができ、また、狭い
ピッチの配線間に容易かつ確実に絶縁材料を充填するこ
とができる半導体装置及びその製造方法を提供する。 【解決手段】 Ａｌ配線層１６を形成した後、Ａｌ層１
７を積層しこれをエッチバックして、各Ａｌ配線主部１
６1 等の側面にサイドウォール部１８を形成する。サイ
ドウォール部の厚さは上部では狭く、下部に行くほど広
く、本来のＡｌ配線主部１６1 等とサイドウォール部１
８を併せた部分の断面形状は順テーパー状となる。Ａｌ
配線主部１６3 とＷプラグ１４との間に０．１μｍ程度
の位置ずれが生じても、これによって生じるＷプラグ１
４上面の露出部分をサイドウォール部１８の下端部によ
ってカバーできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、微細な配線ピッチが要求され
る半導体装置及びその製造方法に関する。
の製造方法に係り、特に、微細な配線ピッチが要求され
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭを始めとする種々の半導
体装置においては、高集積化の要請から金属配線の配線
ピッチが非常に微細化し、例えば配線部分の幅が０．４
μｍ、配線と配線の間の間隔も０．４μｍというアルミ
ニウム（Ａｌ）配線が実現されている。
体装置においては、高集積化の要請から金属配線の配線
ピッチが非常に微細化し、例えば配線部分の幅が０．４
μｍ、配線と配線の間の間隔も０．４μｍというアルミ
ニウム（Ａｌ）配線が実現されている。
【０００３】
【発明が解決しようとする課題】このように配線が微細
化した結果、配線と配線の間のスペース（配線間スペー
ス）はホトリソグラフィに用いる露光装置の解像能力の
限界に近づき、パターニングの際にレジストが完全に解
像されずに配線と配線の間のスペースにレジストが残
り、その後の配線加工の際にエッチング残りが生じるお
それがある。そのため、最小の配線間スペースが、解像
限界もしくはそれに伴う歩留りの悪化で決まり、その上
で必要な最小線幅を決めると、最小の配線間スペースと
最小の線幅とを加えた最小の配線ピッチがあまり小さく
ならないという問題がある。
化した結果、配線と配線の間のスペース（配線間スペー
ス）はホトリソグラフィに用いる露光装置の解像能力の
限界に近づき、パターニングの際にレジストが完全に解
像されずに配線と配線の間のスペースにレジストが残
り、その後の配線加工の際にエッチング残りが生じるお
それがある。そのため、最小の配線間スペースが、解像
限界もしくはそれに伴う歩留りの悪化で決まり、その上
で必要な最小線幅を決めると、最小の配線間スペースと
最小の線幅とを加えた最小の配線ピッチがあまり小さく
ならないという問題がある。
【０００４】また、微細な配線ピッチを実現するため
に、下層の電極と上層の配線層、あるいは下層の配線層
と上層の配線層を電気的につなぐコンタクト部分を、ア
ライメントずれや加工ばらつきに対する余裕を持たな
い、いわゆるボーダーレスコンタクト（オーバーラップ
レスコンタクト）とすることがある。しかし、このよう
なコンタクト部分にアライメントずれや加工ばらつきに
よって位置ずれが生じると、コンタクト部分において十
分なコンタクト面積を確保できない場合があり、かかる
場合にはコンタクト抵抗が増加したり、マイグレーショ
ンに対する耐性が劣化する。
に、下層の電極と上層の配線層、あるいは下層の配線層
と上層の配線層を電気的につなぐコンタクト部分を、ア
ライメントずれや加工ばらつきに対する余裕を持たな
い、いわゆるボーダーレスコンタクト（オーバーラップ
レスコンタクト）とすることがある。しかし、このよう
なコンタクト部分にアライメントずれや加工ばらつきに
よって位置ずれが生じると、コンタクト部分において十
分なコンタクト面積を確保できない場合があり、かかる
場合にはコンタクト抵抗が増加したり、マイグレーショ
ンに対する耐性が劣化する。
【０００５】更に、金属配線の配線ピッチが微細化する
と、配線と配線の間に絶縁材料を充填するギャップフィ
ルが困難となり、金属配線を覆う層間絶縁膜にボイドが
発生することがある。また、配線ピッチが微細化する
と、ギャップフィルを行うために複雑なプロセスが必要
となり、コスト上昇の原因ともなる。更に、配線が微細
化して配線の幅が狭まると、電気抵抗が高くなったり、
マイグレーション耐性の劣化が生じたりする。これらは
パターニングの際のフォーカスずれやハレーションによ
って更に悪化する。
と、配線と配線の間に絶縁材料を充填するギャップフィ
ルが困難となり、金属配線を覆う層間絶縁膜にボイドが
発生することがある。また、配線ピッチが微細化する
と、ギャップフィルを行うために複雑なプロセスが必要
となり、コスト上昇の原因ともなる。更に、配線が微細
化して配線の幅が狭まると、電気抵抗が高くなったり、
マイグレーション耐性の劣化が生じたりする。これらは
パターニングの際のフォーカスずれやハレーションによ
って更に悪化する。
【０００６】本発明は、上記事情に基づいてなされたも
のであり、狭いピッチの配線部分のアライメントずれや
加工ばらつきに起因するコンタクト抵抗の増加やマイグ
レーション耐性の劣化を抑えることができ、また、狭い
ピッチの配線間に容易かつ確実に絶縁材料を充填するこ
とができる半導体装置及びその製造方法を提供すること
を目的とする。
のであり、狭いピッチの配線部分のアライメントずれや
加工ばらつきに起因するコンタクト抵抗の増加やマイグ
レーション耐性の劣化を抑えることができ、また、狭い
ピッチの配線間に容易かつ確実に絶縁材料を充填するこ
とができる半導体装置及びその製造方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、所定ピッチで形成され
た、少なくとも一つがその下層部分と電気的に接続され
ている複数の配線主部と、配線主部の側面に、配線方向
に垂直な断面の上側が狭い略テーパー状となるよう形成
した導電性のサイドウォール部とを有する配線を具備す
る。サイドウォール部は、配線主部の上に導電材料を積
層し、これをエッチバックすることによって形成する。
その後、サイドウォール部が形成された配線と配線の間
に絶縁材料を充填する。
めに、本発明の半導体装置は、所定ピッチで形成され
た、少なくとも一つがその下層部分と電気的に接続され
ている複数の配線主部と、配線主部の側面に、配線方向
に垂直な断面の上側が狭い略テーパー状となるよう形成
した導電性のサイドウォール部とを有する配線を具備す
る。サイドウォール部は、配線主部の上に導電材料を積
層し、これをエッチバックすることによって形成する。
その後、サイドウォール部が形成された配線と配線の間
に絶縁材料を充填する。
【０００８】上記のように、配線主部の側面に上側が狭
い略テーパー状となるようなサイドウォール部を形成す
ることにより、配線は下端部へ近づくほど配線部分の幅
が大きい順テーパー状となる。このため、配線と下層と
の電気的なコンタクト部分に位置ずれが生じても、この
位置ずれによりコンタクト面積が低減するのを抑えるこ
とができる。また、配線の断面形状を、上側が狭い順テ
ーパー状とすることにより、配線と配線の間のスペース
の奥部まで絶縁材料が行きわたるので、一般的なギャッ
プフィル技術を用いた場合でも、ボイドの発生を抑えて
配線間に絶縁材料を充填することができる。
い略テーパー状となるようなサイドウォール部を形成す
ることにより、配線は下端部へ近づくほど配線部分の幅
が大きい順テーパー状となる。このため、配線と下層と
の電気的なコンタクト部分に位置ずれが生じても、この
位置ずれによりコンタクト面積が低減するのを抑えるこ
とができる。また、配線の断面形状を、上側が狭い順テ
ーパー状とすることにより、配線と配線の間のスペース
の奥部まで絶縁材料が行きわたるので、一般的なギャッ
プフィル技術を用いた場合でも、ボイドの発生を抑えて
配線間に絶縁材料を充填することができる。
【０００９】
【発明の実施の形態】以下に図面を参照して、本発明の
実施形態について説明する。ここでは、電界効果トラン
ジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ）に本発明を適用した実施形態について説
明する。図１（ａ）は、多結晶シリコンからなるゲート
絶縁膜１０を介してゲート電極１１を、ＦＥＴの上部に
形成した状態を示す。この上に、図１（ｂ）に示すよう
に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｏｉｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法によって二酸化シリコン（ＳｉＯ2 ）
などの層間絶縁膜１２を形成する。次に、図１（ｃ）に
示すように、異方性エッチングにより、ゲート電極１１
の上部の層間絶縁膜１２に、幅約０．４μｍの開口部１
３を形成する。この上に、図２（ａ）に示すようにタン
グステン（Ｗ）１４′をＣＶＤ法により堆積し、これを
エッチバックする。これにより、図２（ｂ）に示すよう
に、図１（ｃ）に示した開口部１３の部分に、幅約０．
４μｍのＷプラグ１４を形成する。このＷプラグ１４
は、上層部分と下層部分とを電気的に接続する導電部と
なる。更に、この上に図２（ｃ）に示すように、アルミ
ニウム（Ａｌ）を堆積してＡｌ層１５を形成し、これを
ホトリソグラフィ、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法でパターニングして、図３（ａ）
に示すようにＡｌ配線主部１６1 ，１６2 ，１６ 3 ，１
６4 ，・・・を形成する。ここで、Ａｌ配線主部１
６1 ，１６2 ，１６3，１６4 ，・・・全体を一括して
Ａｌ配線層１６と呼ぶこととすると、下層のゲート電極
１１と上層のＡｌ配線層１６（ここでは、Ａｌ配線層１
６のうちＡｌ配線主部１６3 ）とが、Ｗプラグ１４を介
して電気的に接続される。
実施形態について説明する。ここでは、電界効果トラン
ジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ）に本発明を適用した実施形態について説
明する。図１（ａ）は、多結晶シリコンからなるゲート
絶縁膜１０を介してゲート電極１１を、ＦＥＴの上部に
形成した状態を示す。この上に、図１（ｂ）に示すよう
に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｏｉｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法によって二酸化シリコン（ＳｉＯ2 ）
などの層間絶縁膜１２を形成する。次に、図１（ｃ）に
示すように、異方性エッチングにより、ゲート電極１１
の上部の層間絶縁膜１２に、幅約０．４μｍの開口部１
３を形成する。この上に、図２（ａ）に示すようにタン
グステン（Ｗ）１４′をＣＶＤ法により堆積し、これを
エッチバックする。これにより、図２（ｂ）に示すよう
に、図１（ｃ）に示した開口部１３の部分に、幅約０．
４μｍのＷプラグ１４を形成する。このＷプラグ１４
は、上層部分と下層部分とを電気的に接続する導電部と
なる。更に、この上に図２（ｃ）に示すように、アルミ
ニウム（Ａｌ）を堆積してＡｌ層１５を形成し、これを
ホトリソグラフィ、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法でパターニングして、図３（ａ）
に示すようにＡｌ配線主部１６1 ，１６2 ，１６ 3 ，１
６4 ，・・・を形成する。ここで、Ａｌ配線主部１
６1 ，１６2 ，１６3，１６4 ，・・・全体を一括して
Ａｌ配線層１６と呼ぶこととすると、下層のゲート電極
１１と上層のＡｌ配線層１６（ここでは、Ａｌ配線層１
６のうちＡｌ配線主部１６3 ）とが、Ｗプラグ１４を介
して電気的に接続される。
【００１０】図３（ａ）に示したＡｌ配線主部１６1 ，
１６2 ，１６3 ，１６4 ，・・・は、その幅がＷプラグ
１４と同じ０．４μｍ程度、配線主部と配線主部の間の
間隔も０．４μｍ程度とする。したがって、Ａｌ配線主
部１６3 とＷプラグ１４との電気的な接続は、ボーダー
レスコンタクトとなる。この０．４μｍという間隔は、
現在の紫外線によるｉ線露光（波長３６４ｎｍ）を用い
たホトリソグラフィでは解像能力の限界に近い。この場
合、アライメントずれ及び加工ばらつきによって、Ａｌ
配線主部１６3 とその下のＷプラグ１４の間には、図３
（ａ）に示すように最悪で０．１μｍ程度の位置ずれが
生じると予想される。ボーダーレスコンタクトの場合に
このような位置ずれが生じると、Ｗプラグ１４の上面と
Ａｌ配線主部１６3 の下面とのコンタクト部分に十分な
接触面積を確保できず、コンタクト抵抗が高くなる。ま
た、Ａｌ配線層１６をパターニングしたときに、Ｗプラ
グ１４の上面の一部１４ａが露出する。このＷプラグ１
４の露出部分をそのままにしてこの上に層間絶縁膜を形
成すると、コンタクト部分のマイグレーション耐性が劣
化する原因となる。
１６2 ，１６3 ，１６4 ，・・・は、その幅がＷプラグ
１４と同じ０．４μｍ程度、配線主部と配線主部の間の
間隔も０．４μｍ程度とする。したがって、Ａｌ配線主
部１６3 とＷプラグ１４との電気的な接続は、ボーダー
レスコンタクトとなる。この０．４μｍという間隔は、
現在の紫外線によるｉ線露光（波長３６４ｎｍ）を用い
たホトリソグラフィでは解像能力の限界に近い。この場
合、アライメントずれ及び加工ばらつきによって、Ａｌ
配線主部１６3 とその下のＷプラグ１４の間には、図３
（ａ）に示すように最悪で０．１μｍ程度の位置ずれが
生じると予想される。ボーダーレスコンタクトの場合に
このような位置ずれが生じると、Ｗプラグ１４の上面と
Ａｌ配線主部１６3 の下面とのコンタクト部分に十分な
接触面積を確保できず、コンタクト抵抗が高くなる。ま
た、Ａｌ配線層１６をパターニングしたときに、Ｗプラ
グ１４の上面の一部１４ａが露出する。このＷプラグ１
４の露出部分をそのままにしてこの上に層間絶縁膜を形
成すると、コンタクト部分のマイグレーション耐性が劣
化する原因となる。
【００１１】更に、図３（ａ）に示すように、各Ａｌ配
線主部１６1 等の側面はほぼ垂直に切り立っており、し
かもＡｌ配線主部間の間隔が０．４μｍと非常に狭いた
め、一般的な層間絶縁膜形成方法では、Ａｌ配線主部間
に絶縁材料を充填するギャップフィルを確実に行うこと
が困難となり、層間絶縁膜にボイドが発生し易い。これ
を防ぐためには、複雑かつ高コストのプロセス、例えば
Ｂｉａｓｓ ＥＣＲＣＶＤ（Ｂｉａｓｓ Ｅｌｅｃｔｒ
ｏｎ Ｃｙｃｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ ＣＶ
Ｄ）法とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈｉｎｇ）法とを組み合わせた技術等
が必要となる。
線主部１６1 等の側面はほぼ垂直に切り立っており、し
かもＡｌ配線主部間の間隔が０．４μｍと非常に狭いた
め、一般的な層間絶縁膜形成方法では、Ａｌ配線主部間
に絶縁材料を充填するギャップフィルを確実に行うこと
が困難となり、層間絶縁膜にボイドが発生し易い。これ
を防ぐためには、複雑かつ高コストのプロセス、例えば
Ｂｉａｓｓ ＥＣＲＣＶＤ（Ｂｉａｓｓ Ｅｌｅｃｔｒ
ｏｎ Ｃｙｃｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ ＣＶ
Ｄ）法とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈｉｎｇ）法とを組み合わせた技術等
が必要となる。
【００１２】そこで、本実施形態では、Ａｌ配線層１６
を形成した後、ＣＶＤ法又はスパッタ法により図３
（ｂ）に示すようなＡｌ層１７を０．１μｍ程度の膜厚
で積層し、これを異方性エッチングによりエッチバック
する。これにより、各Ａｌ配線主部１６1 等の両側の側
面に図３（ｃ）に示すようなサイドウォール部１８が形
成される。このとき、Ａｌ層１７の膜厚を大きくしすぎ
ると、Ａｌ配線主部の側面に形成したＡｌが、隣のＡｌ
配線主部の側面に形成したＡｌと接触して隣合う配線同
士が短絡する。このため、本実施形態のようにＡｌ配線
主部間の間隔を０．４μｍとする場合は、Ａｌ層１７の
膜厚は前述のように０．１μｍ程度とすることが望まし
い。
を形成した後、ＣＶＤ法又はスパッタ法により図３
（ｂ）に示すようなＡｌ層１７を０．１μｍ程度の膜厚
で積層し、これを異方性エッチングによりエッチバック
する。これにより、各Ａｌ配線主部１６1 等の両側の側
面に図３（ｃ）に示すようなサイドウォール部１８が形
成される。このとき、Ａｌ層１７の膜厚を大きくしすぎ
ると、Ａｌ配線主部の側面に形成したＡｌが、隣のＡｌ
配線主部の側面に形成したＡｌと接触して隣合う配線同
士が短絡する。このため、本実施形態のようにＡｌ配線
主部間の間隔を０．４μｍとする場合は、Ａｌ層１７の
膜厚は前述のように０．１μｍ程度とすることが望まし
い。
【００１３】また、Ａｌ層１７に対するエッチバックを
異方性エッチングで行うことにより、このサイドウォー
ル部の厚さは上部では狭く、下部に行くほど広くなり、
Ａｌ配線主部とサイドウォール部を併せた部分の断面形
状は、順テーパー状となる。本実施形態では、サイドウ
ォール部１８の下端部の厚さが、Ａｌ配線主部１６3と
Ｗプラグ１４の位置ずれの最大値と略等しい０．１μｍ
程度となるようにエッチバックを制御する。尚、Ａｌ配
線層１６の上部に、リソグラフィ時の反射防止及びマイ
グレーション耐性向上のための窒化チタン（ＴｉＮ）膜
等を形成しておけば、これがストッパとなるので、より
十分なオーバーエッチを行うことができる。
異方性エッチングで行うことにより、このサイドウォー
ル部の厚さは上部では狭く、下部に行くほど広くなり、
Ａｌ配線主部とサイドウォール部を併せた部分の断面形
状は、順テーパー状となる。本実施形態では、サイドウ
ォール部１８の下端部の厚さが、Ａｌ配線主部１６3と
Ｗプラグ１４の位置ずれの最大値と略等しい０．１μｍ
程度となるようにエッチバックを制御する。尚、Ａｌ配
線層１６の上部に、リソグラフィ時の反射防止及びマイ
グレーション耐性向上のための窒化チタン（ＴｉＮ）膜
等を形成しておけば、これがストッパとなるので、より
十分なオーバーエッチを行うことができる。
【００１４】図３（ｃ）に示すようなサイドウォール部
１８を形成して、Ａｌ配線主部１６ 1 ，１６2 、，１６
3 ，・・・とそれぞれのサイドウォール部１８とを併せ
た配線全体の断面を順テーパー状とすることにより、Ａ
ｌ配線主部１６3 とＷプラグ１４との間に図３（ａ）に
示すような０．１μｍ程度の位置ずれが生じても、この
位置ずれによって生じるＷプラグ１４上面の露出部分を
サイドウォール部１８の下端部によってカバーできる。
これによりコンタクト部分に十分な接触面積を確保でき
るので、コンタクト抵抗の増加が抑えられ、またコンタ
クト部分のマイグレーション耐性の劣化も防止できる。
更に、サイドウォール部１８を形成することによってＡ
ｌ配線の線幅は広くなるので、サイドウォール部形成後
に所望の線幅となるように設計しておけば、Ａｌ配線主
部１６1 ，１６2 ，１６3 ，１６ 4 ・・・を形成すると
きの線幅をより狭くでき、それだけ間隔を広くできる。
また、サイドウォール部１８を形成するとＡｌ配線の断
面積が増加するので、Ａｌ配線主部のパターニング時の
フォーカスずれやハレーションによる線幅の細りを補償
することができ、その結果、配線抵抗の増加と配線のマ
イグレーション耐性の劣化を抑えることができる。
１８を形成して、Ａｌ配線主部１６ 1 ，１６2 、，１６
3 ，・・・とそれぞれのサイドウォール部１８とを併せ
た配線全体の断面を順テーパー状とすることにより、Ａ
ｌ配線主部１６3 とＷプラグ１４との間に図３（ａ）に
示すような０．１μｍ程度の位置ずれが生じても、この
位置ずれによって生じるＷプラグ１４上面の露出部分を
サイドウォール部１８の下端部によってカバーできる。
これによりコンタクト部分に十分な接触面積を確保でき
るので、コンタクト抵抗の増加が抑えられ、またコンタ
クト部分のマイグレーション耐性の劣化も防止できる。
更に、サイドウォール部１８を形成することによってＡ
ｌ配線の線幅は広くなるので、サイドウォール部形成後
に所望の線幅となるように設計しておけば、Ａｌ配線主
部１６1 ，１６2 ，１６3 ，１６ 4 ・・・を形成すると
きの線幅をより狭くでき、それだけ間隔を広くできる。
また、サイドウォール部１８を形成するとＡｌ配線の断
面積が増加するので、Ａｌ配線主部のパターニング時の
フォーカスずれやハレーションによる線幅の細りを補償
することができ、その結果、配線抵抗の増加と配線のマ
イグレーション耐性の劣化を抑えることができる。
【００１５】図３（ｃ）に示したサイドウォール部１８
を形成したら、一般的なギャップフィル技術を用いてＡ
ｌ配線間のギャップフィル、層間絶縁膜の堆積及び平坦
化を行う。具体的には、図４に示すように、Ａｌ配線層
１６及びサイドウォール部１８の上にプラズマＣＶＤ法
で形成したＴＥＯＳ層（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒ
ｔｈ−Ｓｉｌｉｃａｔｅ層。以下「Ｐ−ＴＥＯＳ層」と
いう）１９をＣＶＤによって形成する。その上にＯ3 −
ＴＥＯＳ．ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）層２０をＣＶＤ法によって形成し、こ
れを平坦化する。このとき、Ａｌ配線層１６の各Ａｌ配
線主部にサイドウォール部１８を形成しておくことによ
って、各Ａｌ配線の断面が順テーパー状になるので、本
実施形態のように配線間隔が狭い場合であってもギャッ
プフィルが容易になり、一般的なギャップフィル技術を
用いた場合でも、ボイドの発生を抑えることができる。
を形成したら、一般的なギャップフィル技術を用いてＡ
ｌ配線間のギャップフィル、層間絶縁膜の堆積及び平坦
化を行う。具体的には、図４に示すように、Ａｌ配線層
１６及びサイドウォール部１８の上にプラズマＣＶＤ法
で形成したＴＥＯＳ層（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒ
ｔｈ−Ｓｉｌｉｃａｔｅ層。以下「Ｐ−ＴＥＯＳ層」と
いう）１９をＣＶＤによって形成する。その上にＯ3 −
ＴＥＯＳ．ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）層２０をＣＶＤ法によって形成し、こ
れを平坦化する。このとき、Ａｌ配線層１６の各Ａｌ配
線主部にサイドウォール部１８を形成しておくことによ
って、各Ａｌ配線の断面が順テーパー状になるので、本
実施形態のように配線間隔が狭い場合であってもギャッ
プフィルが容易になり、一般的なギャップフィル技術を
用いた場合でも、ボイドの発生を抑えることができる。
【００１６】次に、Ｏ3 −ＴＥＯＳ．ＮＳＧ層２０及び
Ｐ−ＴＥＯＳ層１９を貫通する開口部を所定位置に設
け、ここに下層配線（ここではＡｌ配線層１６のＡｌ配
線主部１６2 ）と上層配線とを接続するためのＷプラグ
２１を形成する。更に、その上にＰ−ＴＥＯＳ層２２を
形成する。そして、このＰ−ＴＥＯＳ層２２の上に、更
に上層のＡｌ配線層２３を形成する。図４は、このよう
にして形成された配線及びその周辺部分の構造を示して
いる。ここで、Ｗプラグ２１を形成する際にＰ−ＴＥＯ
Ｓ層１９に設ける開口部は、その開口の際に多少の位置
ずれが生じる。しかしながら、その下のＡｌ配線層１６
の各Ａｌ配線にサイドウォール部を設けてその断面を順
テーパー状にしておくことによって、上記開口位置が多
少ずれても、Ｗプラグ２１の下端部とＡｌ配線主部１６
2 とのコンタクト面積の低減をある程度補償することが
でき、コンタクト抵抗の増加、コンタクト部分のマイグ
レーション耐性の劣化をある程度抑えることができる。
Ｐ−ＴＥＯＳ層１９を貫通する開口部を所定位置に設
け、ここに下層配線（ここではＡｌ配線層１６のＡｌ配
線主部１６2 ）と上層配線とを接続するためのＷプラグ
２１を形成する。更に、その上にＰ−ＴＥＯＳ層２２を
形成する。そして、このＰ−ＴＥＯＳ層２２の上に、更
に上層のＡｌ配線層２３を形成する。図４は、このよう
にして形成された配線及びその周辺部分の構造を示して
いる。ここで、Ｗプラグ２１を形成する際にＰ−ＴＥＯ
Ｓ層１９に設ける開口部は、その開口の際に多少の位置
ずれが生じる。しかしながら、その下のＡｌ配線層１６
の各Ａｌ配線にサイドウォール部を設けてその断面を順
テーパー状にしておくことによって、上記開口位置が多
少ずれても、Ｗプラグ２１の下端部とＡｌ配線主部１６
2 とのコンタクト面積の低減をある程度補償することが
でき、コンタクト抵抗の増加、コンタクト部分のマイグ
レーション耐性の劣化をある程度抑えることができる。
【００１７】ところで、ＲＩＥ法などでＡｌを削って配
線パターンを形成する場合には、Ａｌ配線は垂直方向に
削られるだけでなく、デバイス上で反射したイオンによ
ってＡｌの側面が横方向にも削られる（サイドエッチン
グ）。一方、ＲＩＥ法を行う場合、エッチングの最中に
レジストやＡｌを削ることでエッチングガスと反応して
生成される有機化合物や金属化合物などの反応生成物
が、Ａｌ配線の側面に再付着する。この再付着物の量が
最適になるよう制御することによって、サイドエッチン
グを防止し、Ａｌ配線の側面を垂直にするという手法が
一般的に行われている。このとき、再付着物の量を意図
的に多くすれば、理論上、Ａｌ配線自身の断面形状が順
テーパー状になるとも考えられ、それが可能であればサ
イドウォール部を別途形成する必要はない。しかしなが
ら、再付着物を増加させると、微細な配線部分での制御
が困難となり、エッチングの抜け（所定の深さまで正確
に削ること）が悪くなって配線間の短絡が発生しやす
い。したがって、かかる方法でＡｌ配線自身の断面形状
を順テーパー状にするのは現実的でない。
線パターンを形成する場合には、Ａｌ配線は垂直方向に
削られるだけでなく、デバイス上で反射したイオンによ
ってＡｌの側面が横方向にも削られる（サイドエッチン
グ）。一方、ＲＩＥ法を行う場合、エッチングの最中に
レジストやＡｌを削ることでエッチングガスと反応して
生成される有機化合物や金属化合物などの反応生成物
が、Ａｌ配線の側面に再付着する。この再付着物の量が
最適になるよう制御することによって、サイドエッチン
グを防止し、Ａｌ配線の側面を垂直にするという手法が
一般的に行われている。このとき、再付着物の量を意図
的に多くすれば、理論上、Ａｌ配線自身の断面形状が順
テーパー状になるとも考えられ、それが可能であればサ
イドウォール部を別途形成する必要はない。しかしなが
ら、再付着物を増加させると、微細な配線部分での制御
が困難となり、エッチングの抜け（所定の深さまで正確
に削ること）が悪くなって配線間の短絡が発生しやす
い。したがって、かかる方法でＡｌ配線自身の断面形状
を順テーパー状にするのは現実的でない。
【００１８】本発明は、上記実施形態に限定されるもの
ではなく、その要旨の範囲内で種々の変更が可能であ
る。例えば、上記実施形態では、サイドウォール部を、
Ａｌ配線層１６と同じＡｌで形成したが、金属配線と異
なる金属、例えばチタン（Ｔｉ）を用いてサイドウォー
ル部を形成することもできる。また、上記実施形態はＭ
ＯＳＦＥＴに本発明を適用した場合であったが、本発明
はこれに限らず、微細な配線ピッチが要求される種々の
半導体装置にも、同様に適用することができる。
ではなく、その要旨の範囲内で種々の変更が可能であ
る。例えば、上記実施形態では、サイドウォール部を、
Ａｌ配線層１６と同じＡｌで形成したが、金属配線と異
なる金属、例えばチタン（Ｔｉ）を用いてサイドウォー
ル部を形成することもできる。また、上記実施形態はＭ
ＯＳＦＥＴに本発明を適用した場合であったが、本発明
はこれに限らず、微細な配線ピッチが要求される種々の
半導体装置にも、同様に適用することができる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
配線と下層との電気的な接続部分に位置ずれが生じ、接
続部分における下層の上端面が露出するような場合で
も、この露出部分が、略テーパー状に形成されたサイド
ウォール部の下端部によってカバーされるので、配線主
部の位置ずれによって生じる配線部分と下層部分との電
気的なコンタクト面積の減少分を補償でき、その結果、
コンタクト抵抗の増加及びマイグレーション耐性の劣化
を抑えることができる。
配線と下層との電気的な接続部分に位置ずれが生じ、接
続部分における下層の上端面が露出するような場合で
も、この露出部分が、略テーパー状に形成されたサイド
ウォール部の下端部によってカバーされるので、配線主
部の位置ずれによって生じる配線部分と下層部分との電
気的なコンタクト面積の減少分を補償でき、その結果、
コンタクト抵抗の増加及びマイグレーション耐性の劣化
を抑えることができる。
【００２０】また、配線主部の側面にサイドウォール部
を設けて配線部分の最終的な断面を略テーパー状とする
ことにより、狭いピッチの配線でも配線間に絶縁材料を
充填することが容易となり、したがって複雑かつ高コス
トのギャップフィル技術を用いず一般的なギャップフィ
ル技術を用いる場合でも、絶縁材料を容易に充填でき、
また、充填した絶縁材料の内部にボイド等が発生するこ
とを有効に防止できる。
を設けて配線部分の最終的な断面を略テーパー状とする
ことにより、狭いピッチの配線でも配線間に絶縁材料を
充填することが容易となり、したがって複雑かつ高コス
トのギャップフィル技術を用いず一般的なギャップフィ
ル技術を用いる場合でも、絶縁材料を容易に充填でき、
また、充填した絶縁材料の内部にボイド等が発生するこ
とを有効に防止できる。
【００２１】更に、本発明によれば、サイドウォール部
を設けることによって最終的な配線断面積を大きくでき
るので、サイドウォール部を形成する前の配線主部の最
小線幅を従来よりも狭くすることができ、その結果、配
線主部の線幅と配線間のスペースとで決まる配線ピッチ
を従来よりも狭くすることができる。
を設けることによって最終的な配線断面積を大きくでき
るので、サイドウォール部を形成する前の配線主部の最
小線幅を従来よりも狭くすることができ、その結果、配
線主部の線幅と配線間のスペースとで決まる配線ピッチ
を従来よりも狭くすることができる。
【図１】本発明の一実施形態の半導体装置を製造する工
程を示した図であり、（ａ）は多結晶シリコンからなる
ゲート電極１１をＦＥＴの上部に形成した状態を示し、
（ｂ）はこの上に層間絶縁膜１２を形成した状態を示
し、（ｃ）はゲート電極１１の上部の層間絶縁膜１２に
開口部１３を形成した状態を示す。
程を示した図であり、（ａ）は多結晶シリコンからなる
ゲート電極１１をＦＥＴの上部に形成した状態を示し、
（ｂ）はこの上に層間絶縁膜１２を形成した状態を示
し、（ｃ）はゲート電極１１の上部の層間絶縁膜１２に
開口部１３を形成した状態を示す。
【図２】図１に続いて本発明の一実施形態の半導体装置
を製造する工程を示した図であり、（ａ）はＷを堆積し
た状態を示し、（ｂ）はＷプラグ１４を形成した状態を
示し、（ｃ）はＡｌ層１５を形成した状態を示す。
を製造する工程を示した図であり、（ａ）はＷを堆積し
た状態を示し、（ｂ）はＷプラグ１４を形成した状態を
示し、（ｃ）はＡｌ層１５を形成した状態を示す。
【図３】図２に続いて本発明の一実施形態の半導体装置
を製造する工程を示した図であり、（ａ）はＡｌ配線主
部１６1 ，１６2 ，１６3 ，１６4 ，・・・を形成した
状態を示し、（ｂ）はＡｌ配線層１６を形成した後にＡ
ｌ層１７を積層した状態を示し、（ｃ）はＡｌ層１７を
エッチバックしてＡｌ配線主部１６1 等の側面にサイド
ウォール部１８を形成した状態を示す。
を製造する工程を示した図であり、（ａ）はＡｌ配線主
部１６1 ，１６2 ，１６3 ，１６4 ，・・・を形成した
状態を示し、（ｂ）はＡｌ配線層１６を形成した後にＡ
ｌ層１７を積層した状態を示し、（ｃ）はＡｌ層１７を
エッチバックしてＡｌ配線主部１６1 等の側面にサイド
ウォール部１８を形成した状態を示す。
【図４】図３に続いて本発明の一実施形態の半導体装置
を製造する工程を示した図であり、Ａｌ配線間のギャッ
プフィル、層間絶縁膜の堆積及び平坦化を行い、更に、
Ｗプラグ２１、Ｐ−ＴＥＯＳ層２１、上層のＡｌ配線層
２３を形成した状態を示す。
を製造する工程を示した図であり、Ａｌ配線間のギャッ
プフィル、層間絶縁膜の堆積及び平坦化を行い、更に、
Ｗプラグ２１、Ｐ−ＴＥＯＳ層２１、上層のＡｌ配線層
２３を形成した状態を示す。
１０ ゲート酸化膜 １１ ゲート電極 １２ 層間絶縁膜 １３ 開口部 １４ タングステン（Ｗ）プラグ １５ アルミニウム（Ａｌ）層 １６ Ａｌ配線層 １６1 ，１６2 ，１６3 ，１６4 ，・・・ Ａｌ配線
主部 １７ Ａｌ層 １８ サイドウォール部 １９ Ｐ−ＴＥＯＳ層 ２０ Ｏ3 −ＴＥＯＳ．ＮＳＧ層 ２１ Ｗプラグ ２２ Ｐ−ＴＥＯＳ層 ２３ Ａｌ配線層
主部 １７ Ａｌ層 １８ サイドウォール部 １９ Ｐ−ＴＥＯＳ層 ２０ Ｏ3 −ＴＥＯＳ．ＮＳＧ層 ２１ Ｗプラグ ２２ Ｐ−ＴＥＯＳ層 ２３ Ａｌ配線層
Claims (10)
- 【請求項１】 所定ピッチで形成された、少なくとも一
つがその下層部分と電気的に接続されている複数の配線
主部と、 前記配線主部の側面に、配線方向に垂直な断面の上側が
狭い略テーパー状となるよう形成した導電性のサイドウ
ォール部と、 を有する配線を具備することを特徴とする半導体装置。 - 【請求項２】 前記配線主部と前記下層部分との電気的
な接続は、ボーダーレスコンタクトを行うことを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記配線主部間の間隔は、ｉ線露光を用
いたホトリソグラフィの解像限界と略同等又はそれより
狭いことを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記サイドウォール部の下端部の膜厚
は、前記配線主部と前記下層部分との電気的な接続部分
の位置ずれの最大量と略同じであることを特徴とする請
求項１記載の半導体装置。 - 【請求項５】 前記サイドウォール部の下端部の膜厚は
約０．１μｍであることを特徴とする請求項４記載の半
導体装置。 - 【請求項６】 前記配線主部及び前記サイドウォール部
はアルミニウム（Ａｌ）からなることを特徴とする請求
項１記載の半導体装置。 - 【請求項７】 前記配線主部はアルミニウム（Ａｌ）か
らなり、前記サイドウォール部はチタン（Ｔｉ）からな
ることを特徴とする請求項１記載の半導体装置。 - 【請求項８】 上層と下層を電気的に絶縁する絶縁層
に、上層部分と下層部分を電気的に接続する導電部を形
成する工程と、 少なくとも一つが前記導電部と電気的に接続されるよう
に、前記絶縁層の上層に所定ピッチで複数の配線主部を
形成する工程と、 前記配線主部及び前記絶縁層の上に導電材料を積層する
工程と、 前記導電材料をエッチバックして、前記配線主部の側面
に前記導電材料からなるサイドウォール部を形成する工
程と、 前記サイドウォール部が形成された前記配線と配線の間
に絶縁材料を充填する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項９】 前記複数の配線主部を形成する工程は、
配線材料を積層したあと、前記配線主部間の間隔がｉ線
露光を用いたホトリソグラフィの解像限界と略同等又は
それより狭くなるように前記配線材料をパターニングす
ることを特徴とする請求項８記載の半導体装置の製造方
法。 - 【請求項１０】 所定ピッチで形成された、少なくとも
一つがその下層部分と電気的に接続されている複数の配
線を有し、 前記配線の幅及び前記配線間の間隔は、ｉ線露光を用い
たホトリソグラフィの解像限界と略同等又はそれより狭
く、 かつ前記配線は、配線方向に垂直な断面の上側が狭い略
テーパー状に形成されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP887097A JPH10209277A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP887097A JPH10209277A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209277A true JPH10209277A (ja) | 1998-08-07 |
Family
ID=11704731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP887097A Pending JPH10209277A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
-
1997
- 1997-01-21 JP JP887097A patent/JPH10209277A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| US8680596B2 (en) | 2005-09-30 | 2014-03-25 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
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