JPH09115888A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09115888A JPH09115888A JP29196295A JP29196295A JPH09115888A JP H09115888 A JPH09115888 A JP H09115888A JP 29196295 A JP29196295 A JP 29196295A JP 29196295 A JP29196295 A JP 29196295A JP H09115888 A JPH09115888 A JP H09115888A
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Abstract
(57)【要約】
【課題】 良い電気特性のオンラインスルーホールが得
られず、また、歩留り、信頼性が低かった。 【解決手段】 半導体基板１上に酸化シリコン層２を形
成し、次いで、下層配線層３のパターンを形成する。さ
らに、その全面に窒化シリコン層４を形成し、次いで、
層間絶縁層としての酸化シリコン層５を形成する。次
に、フォトレジスト層６をマスクとして、酸化シリコン
層５を異方性ドライエッチング法で除去し、次いで、窒
化シリコン層４を除去してスルーホールＴＨを形成す
る。この酸化シリコン層５のエッチングの際に窒化シリ
コン層４がエッチングストッパとして作用する。
られず、また、歩留り、信頼性が低かった。 【解決手段】 半導体基板１上に酸化シリコン層２を形
成し、次いで、下層配線層３のパターンを形成する。さ
らに、その全面に窒化シリコン層４を形成し、次いで、
層間絶縁層としての酸化シリコン層５を形成する。次
に、フォトレジスト層６をマスクとして、酸化シリコン
層５を異方性ドライエッチング法で除去し、次いで、窒
化シリコン層４を除去してスルーホールＴＨを形成す
る。この酸化シリコン層５のエッチングの際に窒化シリ
コン層４がエッチングストッパとして作用する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特に、下層配線層と上層配線層との接続部（スルー
ホール）の製造方法に関する。
法、特に、下層配線層と上層配線層との接続部（スルー
ホール）の製造方法に関する。
【０００２】
【従来の技術】半導体装置においては、下層配線層と上
層配線層とをスルーホールを介して接続する。通常、フ
ォトリソグラフィによる位置合わせ精度、スルーホール
の加工精度の観点から、下層配線層、上層配線層のスル
ーホール部分にスルーホールサイズよりも大きい大きい
領域いわゆるスルーホールの座を設けている。ところ
で、近年、半導体装置の微細化への要求が高まり、スル
ーホールの座を設けない配線構造いわゆるオンラインス
ルーホール構造を実現する必要が生じた。
層配線層とをスルーホールを介して接続する。通常、フ
ォトリソグラフィによる位置合わせ精度、スルーホール
の加工精度の観点から、下層配線層、上層配線層のスル
ーホール部分にスルーホールサイズよりも大きい大きい
領域いわゆるスルーホールの座を設けている。ところ
で、近年、半導体装置の微細化への要求が高まり、スル
ーホールの座を設けない配線構造いわゆるオンラインス
ルーホール構造を実現する必要が生じた。
【０００３】図６、図７を参照して第１の従来の半導体
装置の製造方法を説明する（参照：特開昭６３−１１４
２３６号公報）。始めに、図６の（Ａ）を参照すると、
シリコン半導体基板１０１上に酸化シリコン層１０２を
形成し、次いで、アルミニウム層１０３１及びシリサイ
ド層１０３１よりなる下層配線層１０３を形成する。次
いで、エッチングストッパ（たとえばアルミニウムシリ
コン層）１０４を形成する。次に、図６の（Ｂ）を参照
すると、フォトリソグラフィ及びエッチング法を用いて
パターニングして下層配線層パターンを形成する。次
に、図６の（Ｃ）を参照すると、層間絶縁層としてのＰ
ＳＧ層１０５を全体に形成する。
装置の製造方法を説明する（参照：特開昭６３−１１４
２３６号公報）。始めに、図６の（Ａ）を参照すると、
シリコン半導体基板１０１上に酸化シリコン層１０２を
形成し、次いで、アルミニウム層１０３１及びシリサイ
ド層１０３１よりなる下層配線層１０３を形成する。次
いで、エッチングストッパ（たとえばアルミニウムシリ
コン層）１０４を形成する。次に、図６の（Ｂ）を参照
すると、フォトリソグラフィ及びエッチング法を用いて
パターニングして下層配線層パターンを形成する。次
に、図６の（Ｃ）を参照すると、層間絶縁層としてのＰ
ＳＧ層１０５を全体に形成する。
【０００４】次に、図７の（Ａ）を参照すると、フォト
レジスト層１０６をパターニングし、これをマスクとし
てＰＳＧ層１０５をエッチング除去する。このエッチン
グはエッチングストッパ１０４の存在のために停止す
る。次に、図７の（Ｂ）を参照すると、エッチングスト
ッパ１０４を選択的に除去し、スルーホールＴＨを形成
する。最後に、図７の（Ｃ）を参照すると、スルーホー
ルＴＨに金属層１０７を埋設してコンタクトを形成す
る。なお、金属層１０７を直接上層配線層として形成し
てもよい。
レジスト層１０６をパターニングし、これをマスクとし
てＰＳＧ層１０５をエッチング除去する。このエッチン
グはエッチングストッパ１０４の存在のために停止す
る。次に、図７の（Ｂ）を参照すると、エッチングスト
ッパ１０４を選択的に除去し、スルーホールＴＨを形成
する。最後に、図７の（Ｃ）を参照すると、スルーホー
ルＴＨに金属層１０７を埋設してコンタクトを形成す
る。なお、金属層１０７を直接上層配線層として形成し
てもよい。
【０００５】図８、図９を参照して第２の従来の半導体
装置の製造方法を説明する（参照：特開昭５９−１６１
０４８号公報）。始めに、図８の（Ａ）を参照すると、
シリコン半導体基板２０１上に酸化シリコン層２０２を
形成する。次に、図８の（Ｂ）を参照すると、酸化シリ
コン層２０２上にタングステン等の下層配線層２０３の
パターンを形成する。次に、図８の（Ｃ）を参照する
と、層間絶縁層としての平坦な酸化シリコン層２０４を
プレーナ型バイアススパッタ法により形成する。
装置の製造方法を説明する（参照：特開昭５９−１６１
０４８号公報）。始めに、図８の（Ａ）を参照すると、
シリコン半導体基板２０１上に酸化シリコン層２０２を
形成する。次に、図８の（Ｂ）を参照すると、酸化シリ
コン層２０２上にタングステン等の下層配線層２０３の
パターンを形成する。次に、図８の（Ｃ）を参照する
と、層間絶縁層としての平坦な酸化シリコン層２０４を
プレーナ型バイアススパッタ法により形成する。
【０００６】次に、図９の（Ａ）を参照すると、ボロン
等のイオンを注入して酸化シリコン層２０４の上部をエ
ッチング速度の速い活性酸化シリコン層２０４ａに変換
する。ここで、活性酸化シリコン層２０４ａの下面は下
層配線層２０３の上面に一致させる。次に、図９の
（Ｂ）を参照すると、フォトレジスト層２０５をパター
ニングし、これをマスクとして活性酸化シリコン層２０
４ａをエッチング除去してスルーホールＴＨを形成す
る。このエッチングはエッチング速度の遅い酸化シリコ
ン層２０４がエッチングストッパとして作用して停止す
る。最後に、図９の（Ｃ）を参照すると、上層配線層２
０６を形成し、このとき、スルーホールＴＨにも埋設さ
せて下層配線層２０３に接続させる。
等のイオンを注入して酸化シリコン層２０４の上部をエ
ッチング速度の速い活性酸化シリコン層２０４ａに変換
する。ここで、活性酸化シリコン層２０４ａの下面は下
層配線層２０３の上面に一致させる。次に、図９の
（Ｂ）を参照すると、フォトレジスト層２０５をパター
ニングし、これをマスクとして活性酸化シリコン層２０
４ａをエッチング除去してスルーホールＴＨを形成す
る。このエッチングはエッチング速度の遅い酸化シリコ
ン層２０４がエッチングストッパとして作用して停止す
る。最後に、図９の（Ｃ）を参照すると、上層配線層２
０６を形成し、このとき、スルーホールＴＨにも埋設さ
せて下層配線層２０３に接続させる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
第１の従来の半導体装置の製造方法においては、エッチ
ングストッパ１０４は下層配線層１０３上のみに形成さ
れているので、リソグラフィの位置合わせ精度あるいは
微細加工精度が悪くなった場合、フォトレジスト層１０
６がずれる。この結果、ＰＳＧ層１０５をエッチング除
去してスルーホールを形成する際に、下側のＰＳＧ層１
０５もエッチング除去され、さらに、酸化シリコン層１
０２もエッチング除去される。この結果、下層配線層１
０３間での短絡、下層配線層１０５と半導体基板１０１
との間の短絡が発生するという課題がある。特に、オン
ラインスルーホールを形成した場合には、下層配線層の
側壁部分もエッチングされるので、良い電気的特性が得
られない。
第１の従来の半導体装置の製造方法においては、エッチ
ングストッパ１０４は下層配線層１０３上のみに形成さ
れているので、リソグラフィの位置合わせ精度あるいは
微細加工精度が悪くなった場合、フォトレジスト層１０
６がずれる。この結果、ＰＳＧ層１０５をエッチング除
去してスルーホールを形成する際に、下側のＰＳＧ層１
０５もエッチング除去され、さらに、酸化シリコン層１
０２もエッチング除去される。この結果、下層配線層１
０３間での短絡、下層配線層１０５と半導体基板１０１
との間の短絡が発生するという課題がある。特に、オン
ラインスルーホールを形成した場合には、下層配線層の
側壁部分もエッチングされるので、良い電気的特性が得
られない。
【０００８】また、上述の第２の従来の半導体装置の製
造方法においては、イオン注入を用いるので、層間絶縁
層としての酸化シリコン層２０４、２０４ａにダメージ
が加わり、装置の歩留り及び信頼性が低下するという課
題がある。また、イオン注入のエネルギーの制御が困難
であり、さらに、スルーホール形成時に問題となる金属
系推積物の発生も防止できない。
造方法においては、イオン注入を用いるので、層間絶縁
層としての酸化シリコン層２０４、２０４ａにダメージ
が加わり、装置の歩留り及び信頼性が低下するという課
題がある。また、イオン注入のエネルギーの制御が困難
であり、さらに、スルーホール形成時に問題となる金属
系推積物の発生も防止できない。
【０００９】従って、本発明の目的は、オンラインスル
ーホールが安定的に形成でき、しかも、歩留り及び信頼
性を向上できる半導体装置の製造方法を提供することに
ある。
ーホールが安定的に形成でき、しかも、歩留り及び信頼
性を向上できる半導体装置の製造方法を提供することに
ある。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、半導体基板上に第１の絶縁層を形成し、
第１の絶縁層上に下層配線層を形成し、下層配線層及び
第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層
上に第２の絶縁層のエッチング速度より大きいエッチン
グ速度を有する第３の絶縁層を形成し、下層配線層上の
第３の絶縁層を、第２の絶縁層をエッチングストッパと
して、エッチングしてスルーホールを形成スルーホール
を介して第２の絶縁層をエッチング除去するものであ
る。全面に形成された第２の絶縁層は第３の絶縁層のエ
ッチングのストッパとして作用するので、このエッチン
グのマスク位置合わせがずれても、第１の絶縁層及び下
層配線層の側壁部分がエッチングされることはない。
めに本発明は、半導体基板上に第１の絶縁層を形成し、
第１の絶縁層上に下層配線層を形成し、下層配線層及び
第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層
上に第２の絶縁層のエッチング速度より大きいエッチン
グ速度を有する第３の絶縁層を形成し、下層配線層上の
第３の絶縁層を、第２の絶縁層をエッチングストッパと
して、エッチングしてスルーホールを形成スルーホール
を介して第２の絶縁層をエッチング除去するものであ
る。全面に形成された第２の絶縁層は第３の絶縁層のエ
ッチングのストッパとして作用するので、このエッチン
グのマスク位置合わせがずれても、第１の絶縁層及び下
層配線層の側壁部分がエッチングされることはない。
【００１１】
【発明の実施の形態】図１〜図３は本発明に係る半導体
装置の製造方法の実施の形態を示す断面図である。始め
に、図１の（Ａ）を参照すると、シリコン半導体基板１
上に酸化シリコン層２を形成する。次に、図１の（Ｂ）
を参照すると、ポリシリコン等の下層配線層３のパター
ンを形成する。次に、図１の（Ｃ）を参照すると、下層
配線層３を含む全面に約２０００Å暑さの窒化シリコン
層４をＣＶＤ法により形成する。この窒化シリコン層４
は後述の酸化シリコン層５のエッチングストッパの作用
をなす。
装置の製造方法の実施の形態を示す断面図である。始め
に、図１の（Ａ）を参照すると、シリコン半導体基板１
上に酸化シリコン層２を形成する。次に、図１の（Ｂ）
を参照すると、ポリシリコン等の下層配線層３のパター
ンを形成する。次に、図１の（Ｃ）を参照すると、下層
配線層３を含む全面に約２０００Å暑さの窒化シリコン
層４をＣＶＤ法により形成する。この窒化シリコン層４
は後述の酸化シリコン層５のエッチングストッパの作用
をなす。
【００１２】次に、図２の（Ａ）を参照すると、層間絶
縁層としての酸化シリコン層５をＣＶＤ法により形成
し、その表面を化学的機械加工法（ＣＭＰ）等を用いて
平坦化する。次に、図２の（Ｂ）を参照すると、フォト
リソグラフィによりフォトレジスト層６のパターンを形
成する。次に、図２の（Ｃ）を参照すると、フォトレジ
スト層６をマスクにしてＣＦ4、ＣＨＦ3の組合せガスを
用いた異方性ドライエッチング法により酸化シリコン層
５をエッチング除去する。このとき、窒化シリコン層４
はエッチングストッパとして作用する。
縁層としての酸化シリコン層５をＣＶＤ法により形成
し、その表面を化学的機械加工法（ＣＭＰ）等を用いて
平坦化する。次に、図２の（Ｂ）を参照すると、フォト
リソグラフィによりフォトレジスト層６のパターンを形
成する。次に、図２の（Ｃ）を参照すると、フォトレジ
スト層６をマスクにしてＣＦ4、ＣＨＦ3の組合せガスを
用いた異方性ドライエッチング法により酸化シリコン層
５をエッチング除去する。このとき、窒化シリコン層４
はエッチングストッパとして作用する。
【００１３】次に、図３の（Ａ）を参照すると、さら
に、フォトレジスト層６をマスクにしてＳＦ6、ＣＨＦ3
の組合せガスを用いた異方性ドライエッチング法により
窒化シリコン層４をエッチング除去する。これにより、
スルーホールＴＨが完成する。最後に、図３の（Ｂ）を
参照すると、タングステン等の上層配線層７を形成する
と共にスルーホールＴＨに埋設して下層配線層３と接続
させる。
に、フォトレジスト層６をマスクにしてＳＦ6、ＣＨＦ3
の組合せガスを用いた異方性ドライエッチング法により
窒化シリコン層４をエッチング除去する。これにより、
スルーホールＴＨが完成する。最後に、図３の（Ｂ）を
参照すると、タングステン等の上層配線層７を形成する
と共にスルーホールＴＨに埋設して下層配線層３と接続
させる。
【００１４】上述の本発明の実施の形態においては、層
間絶縁層として酸化シリコン層５のスルーホールエッチ
ングの際のエッチングストッパを下層配線層３の上面の
みでなく全面にも形成したので、リソグラフィの位置合
せ精度あるいは微細加工精度が悪くなってフォトレジス
ト層６のパターンがずれてもオンラインスルーホールを
安定的に形成できる。すなわち、フォトレジスト層６の
パターンがずれた場合には、図２の（Ｂ）、（Ｃ）、図
３の（Ａ）、（Ｂ）は、それぞれ、図４の（Ａ）、
（Ｂ）、図５の（Ａ）、（Ｂ）となる。この場合にも、
酸化シリコン層５のエッチング除去の際には、下層配線
層３の側壁部分はエッチングされない（図４の
（Ｂ））。従って、下層配線層間の短絡はない。また、
酸化シリコン層２はエッチングされない。従って、下線
配線層３と半導体基板１との短絡はない。従って、オン
ラインスルーホールを形成した場合にも電気的特性の劣
化はない。さらに、イオン注入がなく、スルーホールエ
ッチングの時に下層配線層３が受けるダメージは酸化シ
リコン層５をエッチングするときのみであるので、形状
異常が最小限に抑えられるだけでなく、スルーホールエ
ッチングの時に問題となる金属系の推積物の発生を抑え
ることができる。
間絶縁層として酸化シリコン層５のスルーホールエッチ
ングの際のエッチングストッパを下層配線層３の上面の
みでなく全面にも形成したので、リソグラフィの位置合
せ精度あるいは微細加工精度が悪くなってフォトレジス
ト層６のパターンがずれてもオンラインスルーホールを
安定的に形成できる。すなわち、フォトレジスト層６の
パターンがずれた場合には、図２の（Ｂ）、（Ｃ）、図
３の（Ａ）、（Ｂ）は、それぞれ、図４の（Ａ）、
（Ｂ）、図５の（Ａ）、（Ｂ）となる。この場合にも、
酸化シリコン層５のエッチング除去の際には、下層配線
層３の側壁部分はエッチングされない（図４の
（Ｂ））。従って、下層配線層間の短絡はない。また、
酸化シリコン層２はエッチングされない。従って、下線
配線層３と半導体基板１との短絡はない。従って、オン
ラインスルーホールを形成した場合にも電気的特性の劣
化はない。さらに、イオン注入がなく、スルーホールエ
ッチングの時に下層配線層３が受けるダメージは酸化シ
リコン層５をエッチングするときのみであるので、形状
異常が最小限に抑えられるだけでなく、スルーホールエ
ッチングの時に問題となる金属系の推積物の発生を抑え
ることができる。
【００１５】なお、上述の実施の形態においては、上層
配線層７にてスルーホールＴＨを埋設しているが、スル
ーホールＴＨはコンタクト金属だけを埋設し、その上に
上層配線層７を設けてもよい。
配線層７にてスルーホールＴＨを埋設しているが、スル
ーホールＴＨはコンタクト金属だけを埋設し、その上に
上層配線層７を設けてもよい。
【００１６】
【発明の効果】以上説明したように本発明によれば、オ
ンラインスルーホールを安定して形成することが可能と
なり、また、装置の微細化と高集積化が実現できると共
に、装置の歩留まりと信頼性も向上できる。
ンラインスルーホールを安定して形成することが可能と
なり、また、装置の微細化と高集積化が実現できると共
に、装置の歩留まりと信頼性も向上できる。
【図１】本発明に係る半導体装置の製造方法の実施の形
態を示す断面図である。
態を示す断面図である。
【図２】本発明に係る半導体装置の製造方法の実施の形
態を示す断面図である。
態を示す断面図である。
【図３】本発明に係る半導体装置の製造方法の実施の形
態を示す断面図である。
態を示す断面図である。
【図４】本発明の利点を説明する断面図である。
【図５】本発明の利点を説明する断面図である。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図７】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図８】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
る。
１…半導体基板 ２…酸化シリコン層 ３…下層配線層 ４…窒化シリコン層（エッチングストッパ） ５…酸化シリコン層 ６…フォトレジスト層 ７…上層配線層 １０１…半導体基板 １０２…酸化シリコン層 １０３…下層配線層 １０３１…アルミニウム層 １０３２…シリサイド層 １０４…エッチングストッパ １０５…ＰＳＧ層 １０６…フォトレジスト層 １０７…金属層 ２０１…半導体基板 ２０２…酸化シリコン層 ２０３…下層配線層 ２０４…酸化シリコン層 ２０４ａ…活性酸化シリコン層 ２０５…フォトレジスト層 ２０６…上層配線層
Claims (4)
- 【請求項１】 半導体基板（１）上に第１の絶縁層
（２）を形成する工程と、 該第１の絶縁層上に下層配線層（３）を形成する工程
と、 該下層配線層及び前記第１の絶縁層上に第２の絶縁層
（４）を形成する工程と、 該第２の絶縁層上に該第２の絶縁層のエッチング速度よ
り大きいエッチング速度を有する第３の絶縁層（５）を
形成する工程と、 前記下層配線層上の前記第３の絶縁層を、前記第２の絶
縁層をエッチングストッパとして、エッチングしてスル
ーホール（ＴＨ）を形成する工程と、 該スルーホールを介して前記第２の絶縁層をエッチング
除去する工程とを具備する半導体装置の製造方法 - 【請求項２】 前記第１の絶縁層は酸化シリコンよりな
り、前記第２の絶縁層は窒化シリコンよりなり、前記第
３の絶縁層は酸化シリコンよりなる請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記スルーホール形成工程はＣＦ4、Ｃ
ＨＦ3の組合せガスを用いた異方性ドライエッチング法
により行う請求項２に記載の半導体装置の製造方法。 - 【請求項４】 シリコン半導体基板（１）上に第１の酸
化シリコン層（２）を形成する工程と、 該第１の酸化シリコン層上に下層配線層（３）を形成す
る工程と、 該下層配線層及び前記第１のシリコン酸化層上に窒化シ
リコン層（４）を形成する工程と、 該窒化シリコン層上に第２の酸化シリコン層を形成する
工程と、 前記下層配線パターン層上にスルーホールパターンを有
するフォトレジストパターン（６）を形成する工程と、 前記フォトレジストパターンをマスクとして窒化シリコ
ン層をエッチングストッパとして異方性ドライエッチン
グ法により前記第２の酸化シリコン層を除去する工程
と、 前記フォトレジストパターン、及び前記エッチングされ
た第２の酸化シリコン層をマスクとして前記窒化シリコ
ン層をエッチング除去してスルーホール（ＴＨ）を形成
する工程と、 該スルーホールに上層配線層（７）を埋設する工程とを
具備する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29196295A JPH09115888A (ja) | 1995-10-13 | 1995-10-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29196295A JPH09115888A (ja) | 1995-10-13 | 1995-10-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115888A true JPH09115888A (ja) | 1997-05-02 |
Family
ID=17775723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29196295A Pending JPH09115888A (ja) | 1995-10-13 | 1995-10-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09115888A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197602A (ja) * | 2004-01-09 | 2005-07-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100618794B1 (ko) * | 1999-12-10 | 2006-09-06 | 삼성전자주식회사 | 반도체소자의 콘택홀 형성방법 |
| JP2012125140A (ja) * | 2010-12-07 | 2012-06-28 | Industry-Academic Cooperation Foundation Yonsei Univ | 多層電気活性ポリマーデバイス及びその製造方法 |
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| JPS59169151A (ja) * | 1983-03-17 | 1984-09-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07135183A (ja) * | 1993-11-09 | 1995-05-23 | Hitachi Ltd | 薄膜の加工方法 |
-
1995
- 1995-10-13 JP JP29196295A patent/JPH09115888A/ja active Pending
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