KR19980024825A - 콘택트홀/스루홀의 형성방법 - Google Patents

콘택트홀/스루홀의 형성방법 Download PDF

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Abstract

레지스트마스크와 관련된 어떠한 문제도 발생시키지 않으며 콘택트홀 또는 스루홀을 형성할 수 있는 콘택트홀/스루홀의 형성방법이 제공된다. 하부 전기전도체를 가지고 있는 반도체하부구조상에 유전체층을 형성한후에 금속층은 상기 유전체층상에 형성된다. 패턴레지스트필름이 상기 금속층상에 형성된다. 그후, 상기 금속층은 마스크로서 패턴레지스트필름을 사용하여 선택적으로 에칭되어서 상기 레지스트필름의 패턴을 상기 금속으로 전달하여 상기 금속층을 관통하는 홀패턴을 형성한다. 상기 패턴레지스트필름은 상기 에칭금속층으로부터 제거된다. 상기 유전체층은 마스크로서 에칭금속층을 사용하여 선택적으로 에칭되고 이에 따라 상기 금속층의 홀패턴을 상기 유전체층으로 전달한다. 따라서, 콘택트홀/스루홀은 상기 유전체층을 관통하여 상기 낮은 전기전도체로 뻗도록 형성된다. 상기 금속층은 상기 에칭단계동안 상기 유전체층에 대하여 충분한 에칭선택성을 가지는 마스크로서 역할을 한다. 상기 금속층은 에칭작용으로 인하여 초기두께에 대한 두께감소가 거의 없다.

Description

콘택트홀/스루홀의 형성방법
본 발명은 콘택트홀/스루홀의 형성방법에 관한 것이며, 보다 구체적으로는 상부와 하부 전도체사이에 끼워진 유전체층을 통하여 하부 전기전도체와 상기 상부 전기유전체를 전기적으로 상호접속시키는 콘택트홀 또는 스루홀의 형성방법에 관한 것이고, 상기 방법은 초대규모 집적회로 (ULSI) 의 제조에 적용가능하다.
전기전도 또는 유전체 층에 대한 다양한 공정은 ULSI 제조순서로 수행된다.
이런 종류의 전형적인 패터닝공정에 따르면, 기하학적 형상의 필요한 패턴은 리소그래피 기술을 사용하여 레지스트필름에 형성된다. 그후, 불필요한 물질은 마스크로서 패턴을 갖춘 레지스트필름을 사용하는 에칭공정에 의해서 선택적으로 제거된다. 이 마스크는 이 에칭공정동안 상기 마스크에 대하여 하부층 또는 하부층들을 보호하는 역할을 한다.
상부 전기전도체를 하부 전기전도체와 전기적으로 접속시키도록 중간의 유전체층을 관통하는 콘택트홀 또는 스루홀의 형성공정에서 2 개의 공지된 마스킹기술이 사용될 수 도 있다.
상기 마스킹기술중의 첫번째는 마스크로서 패턴포토레지스트필름을 사용한다. 상기 마스킹기술중의 두번째는 다결정성 실리콘 (예를 들면, 폴리실리콘) 과 같은 무기재료로 제조된 하드마스크층을 사용한다.
콘택트홀 또는 스루홀이 상기 제 1 마스킹기술을 사용하여 중간 유전체층을 관통하도록 형성될 때 이것은 리소그래피 기술에 의해서 상기 포토레지스트필름을 패턴화시키는데 충분하므로 상기 포토레지스트필름을 관통하는 윈도우 또는 홀패턴을 형성한다. 그렇게 획득된 패턴포토레지스트필름은 연속 에칭공정동안 마스크로서 역할을 하며, 여기서 상기 콘택트홀 또는 스루홀로서 역할을 하는 관통홀은 상기 포토레지스트필름의 윈도우에 대하여 상응하는 위치에서 중간 유전체층에 형성된다.
특정 범위내에서 상기 포토레지스트필름상에 패턴의 임계치수제어를 유지하기 위하여 이 에칭공정용 부식액은 상기 포토레지스트필름의 두께가 에칭공정의 완료후 조차 거의 변화되지 않도록 포토레지스트필름과 중간 유전체층사이에서 충분한 에칭선택성을 가져야 한다.
계속해서, 상기 패턴포토레지스트필름은 상기 포토레지스트필름을 소각하는 산소 (O2) 플라즈마 및/또는 상기 포토레지스트필름이 용해가능한 용매를 포토레지스트필름과 접촉시킴으로써 제거된다.
게다가, 상기 중간 유전체층에 형성된 콘택트홀 또는 스루홀은 전기전도성 재료로 충전되어서 이에 따라 상부 전기전도체를 하부 전기전도체와 전기접속시키는 전기전도성 플러그를 형성시킨다.
콘택트홀 또는 스루홀이 상기 제 2 마스킹기술을 사용하여 중간 유전체층에 형성될 때 먼저, 상기 포토레지스트필름은 포토리소그래피 기술에 의해서 패턴화되어서 상기 포토레지스트필름을 관통하는 윈도우 또는 홀패턴을 형성한다. 이어서, 그렇게 형성된 상기 포토레지스트필름의 패턴은 에칭공정에 의해서 하부 하드마스크층 (예를 들어, 제 1 하드마스크층) 으로 전달되어서 상기 포토리소그래피필름의 윈도우에 상응하는 위치에서 상기 하드마스크층을 관통하는 홀을 형성한다. 상기 패턴포토레지스트필름은 그후에 제거된다.
이 단계에서, 상기 제 1 하드마스크층상으로 전달된 홀이 과도하게 크다고 결정되면 상기 제 1 하드마스크층과 동일한 재료로 제조된 얇은 마스크층 (예를 들어, 제 2 하드마스크층) 은 상기 제 1 하드마스크층에 형성되어서 상기 전달된 홀과 동일한 윤곽을 가진다. 그렇게 형성된 제 2 하드마스크층은 그후 연속 이방성 건식에칭공정동안 제거된다.
이 이방성 건식 에칭공정동안 상기 제 2 하드마스크층이 상기 하드마스크층의 홀바닥 및 그 상부와 같은 수평표면으로부터 제거되더라도 상기 하드마스크층의 홀측벽과 같은 수직표면으로부터 변화되지 않은 채로 남아 있다. 이에 따라, 상기 제 1 하드마스크층의 홀의 초기크기는 상기 제 2 하드마스크층 두께의 거의 2 배만큼 감소된다.
상기 제 2 마스크층은 연속 에칭공정동안 마스크로서 역할을 하고,여기서 상기 콘택트홀 또는 스루홀로서 역할을 하는 관통홀은 상기 제 2 하드마스크층의 홀에 대하여 상응하는 위치에서 중간 유전체층에 형성된다.
특정 범위내에서 상기 제 2 하드마스크층상에 패턴의 임계치수제어를 유지하기 위하여 이 에칭공정용 부식액은 상기 제 2 하드마스크층의 두께가 에칭공정의 완료후 조차 거의 변화되지 않도록 제 2 하드마스크층과 중간 유전체층사이에서 충분한 에칭선택성을 가져야 한다.
콘택트홀형성을 위한 공지된 하드마스크층은 실리콘디옥사이드 (SiO2) 를 위해 반응성 이온 에칭 (RIE) 공정동안 상대적으로 높은 에칭저항을 가지는 폴리실리콘으로 제조된다. 이 경우에 콘택트홀을 위한 에칭공정이 완료된후 폴리실리콘 하드마스크층은 반도체웨이퍼의 표면에 남아 있는다. 폴리실리콘 하드마스크층에서 폴리실리콘을 사용하는 것외에 폴리실리콘 플러그층은 일반적으로 SiO2층에 형성된 콘택트홀을 플러깅하는데 사용된다.
상기 ULSI 상의 각각의 반도체장치 및 소자를 한층 더 소형화하기 위하여 상부 전기전도체의 경우 폴리실리콘 하드마스크 및 플러그층들보다 낮은 전기저항을 갖는 전도층 또는 전도층들이 사용된다. 그러므로, 플러그를 형성하기 위하여 폴리실리콘층을 증착한후 폴리실리콘 하드마스크층 및 폴리실리콘 플러그층 모두는 결합된 두께를 감소시키도록 균등하게 에칭되거나 콘택트홀에서 폴리실리콘이 남아있는 웨이퍼표면으로부터 상기 층들이 완전히 제거되어야 한다. 양 층들은 폴리실리콘이기 때문에 에칭공정이 간단하다. 하부 저항 전기전도층은 그후 플러그의 상부에 증착된다. 이에 따라, 폴리실리콘으로 플러그된 콘택트홀은 상기 하부 SiO2층이 상기 폴리실리콘으로 플러그된 콘택트홀의 상단부 부근에서 노출되는 방식으로 SiO2층을 관통하도록 형성된다.
폴리실리콘 하드마스크를 사용하는 콘택트홀의 종래의 형성방법의 제 1 실시예는 도 1a-1h 에서 도시되어 있다.
먼저, 도 1a 에서 도시된 바와 같이, 불순물 도핑된 영역 (202) 은 실리콘 (Si) 기판의 표면영역에 형성된다. 이어서, SiO2의 중간 유전체층 (203) 은 상기 기판 (201) 에 형성되어서 상기 불순물 도핑된 영역 (202) 을 덮는다. 폴리실리콘의 하드마스크층 (204) 은 상기 유전체층 (203) 에 형성된다.
패턴포토레지스트필름 (205) 은 상기 하드마스크층 (204) 에 형성된다. 이 포토레지스트필름 (205) 은 포토리소그래피 기술에 의해서 형성된 윈도우 또는 콘택트홀 패턴 (205A) 을 가지고 있다. 이 단계의 상태는 도 1a 에서 도시되어 있다.
상기 하드마스크층 (204) 은 마스크로서 패턴레지스트필름 (205) 을 사용하는 RIE 공정에 의해서 선택적으로 에칭되어서 상기 하드마스크층 (204) 을 관통하는 홀패턴 (206) 을 형성한다. 상기 포토레지스트필름 (205) 은 그후 제거된다. 따라서, 상기 포토레지스트필름 (205) 의 콘택트홀 패턴 (205A) 은 도 1b 에서 도시된 바와 같이 하드마스크층 (204) 으로 전달된다.
결과적으로, 중간 유전체층 (203) 은 마스크로서 폴리실리콘 하드마스크층 (204) 을 사용하는 RIE 공정에 의해서 선택적으로 에칭되어서 도 1c 에서 도시된 바와 같이, 상기 유전체층 (203) 을 관통하는 콘택트홀 (207) 을 형성한다. 상기 콘택트홀 (207) 은 하부 불순물 도핑된 영역 (202) 을 노출시킨다.
전기전도성 플러그를 위한 폴리실리콘층 (208) 은 하드마스크층 (204) 에 형성되어서 저압 화학적 증기증착 (LPCVD) 공정에 의해서 콘택트홀 (207) 을 매립한다. 상기 콘택트홀 (207) 은 도 1d 에서 도시된 바와 같이 폴리실리콘층 (208) 으로 충전된다.
폴리실리콘 플러그층 (208) 및 폴리실리콘 하드마스크층 (204) 은 등방성 RIE 공정에 의해서 제거되어서 도 1e 에서 도시된 바와 같이 콘택트홀 (207) 안에 폴리실리콘플러그 (209) 를 형성한다. 콘택트홀 (207) 은 상기 플러그 (209) 로 완전히 충전된다.
전기전도층 (210) 은 도 1f 에서 도시된 바와 같이 SiO2중간 유전체층 (203) 및 폴리실리콘플러그 (209) 에 증착된다. 패턴레지스트필름 (211) 은 도 1g 에서 도시된 바와 같이 리소그래피 기술에 의해서 이 층 (210) 에 형성된다.
마스크로서 패턴레지스트필름 (211) 을 사용하여 전기전도층 (210) 은 RIE 공정에 의해서 선택적으로 에칭되어서 레지스트필름 (211) 의 패턴을 전기전도층 (210) 으로 전달한다. 따라서, 상부 전기전도체 (212) 는 도 1h 에서 도시된 바와 같이 중간 유전체층 (203) 및 상기 플러그 (209) 에 형성된다. 상부 전기전도체 (212) 는 폴리실리콘 플러그 (209) 와 접촉되고, 그리고 상기 플러그 (209) 를 통하여 상기 기판 (201) 의 불순물 도핑된 영역 (202) 에 전기접속된다.
폴리실리콘 하드마스크를 사용하는 콘택트홀의 종래의 형성방법의 제 2 실시예는 도 2a-2h 에서 도시되어 있다.
먼저, 도 2a 에서 도시된 바와 같이, 불순물 도핑된 영역 (202) 은 실리콘 기판의 표면영역에 형성된다. 이어서, SiO2의 중간 유전체층 (203) 은 상기 기판 (201) 에 형성되어서 상기 불순물 도핑된 영역 (202) 을 덮는다. 폴리실리콘의 하드마스크층 (204) 은 상기 유전체층 (203) 에 형성된다.
패턴포토레지스트필름 (205) 은 상기 하드마스크층 (204) 에 형성된다. 이 포토레지스트필름 (205) 은 포토리소그래피 기술에 의해서 형성된 윈도우 또는 콘택트홀 패턴 (205A) 을 가지고 있다. 이 단계의 상태는 도 2a 에서 도시되어 있다.
상기 하드마스크층 (204) 은 마스크로서 패턴레지스트필름 (205) 을 사용하는 RIE 공정에 의해서 선택적으로 에칭되어서 상기 하드마스크층 (204) 을 관통하는 홀패턴 (206) 을 형성한다. 상기 포토레지스트필름 (205) 은 그후 제거된다. 따라서, 상기 포토레지스트필름 (205) 의 콘택트홀 패턴 (205A) 은 도 2b 에서 도시된 바와 같이 하드마스크층 (204) 으로 전달된다.
상기 공정은 도 1a-1h 에서 도시된 제 1 종래의 방법의 공정과 동일하다.
이어서, 상기 제 1 종래의 방법과는 달리 얇은 폴리실리콘층 (227) 은 도 2c 에서 도시된 바와 같이 패턴 폴리실리콘 하드마스크층 (204) 에 증착된다. 얇은 폴리실리콘층 (227) 은 홀패턴 (206) 의 중간 유전체층 (203) 과 접촉된다.
얇은 폴리실리콘층 (206) 은 그후 이방성 RIE 공정에 의해서 에칭되어서 홀패턴 (206) 의 하드마스크층 (204) 의 측면에 선택적으로 남아 있는다. 그러므로, 폴리실리콘 측벽 (228) 은 도 2d 에서 도시된 바와 같이 하드마스크층 (204) 의 홀패턴 (206) 에 형성된다. 따라서, 상기 홀패턴 (206) 의 크기는 상기 측벽 (228) 두께의 거의 2 배만큼 측벽 (228) 에 의해서 감소된다.
중간 유전체층 (203) 은 마스크로서 폴리실리콘 하드마스크층 (204) 및 폴리실리콘 측벽 (228) 을 사용하는 RIE 공정에 의해서 선택적으로 에칭되어서 도 2d 에서 도시된 바와 같이, 상기 유전체층 (203) 을 관통하는 콘택트홀 (229) 을 형성한다. 상기 콘택트홀 (229) 은 하부 불순물 도핑된 영역 (202) 을 노출시킨다.
플러그를 위한 폴리실리콘층 (208) 은 하드마스크층 (204) 에 형성되어서 LPCVD 공정에 의해서 콘택트홀 (229) 을 매립한다. 상기 콘택트홀 (229) 은 도 2e 에서 도시된 바와 같이 폴리실리콘층 (208) 으로 충전된다.
폴리실리콘 플러그층 (208), 폴리실리콘 하드마스크층 (204) 및 폴리실리콘 측벽 (228) 은 등방성 RIE 공정에 의해서 제거되어서 도 2f 에서 도시된 바와 같이 콘택트홀 (229) 안에 폴리실리콘플러그 (209) 를 형성한다. 콘택트홀 (229) 은 상기 플러그 (209) 로 완전히 충전된다.
전기전도층 (210) 은 도 2f 에서 도시된 바와 같이 SiO2중간 유전체층 (203) 및 폴리실리콘플러그 (209) 에 증착된다. 패턴레지스트필름 (211) 은 도 2g 에서 도시된 바와 같이 리소그래피 기술에 의해서 이 층 (210) 에 형성된다.
마스크로서 패턴래지스필름 (211) 을 사용하여 전기전도층 (210) 은 RIE 공정에 의해서 선택적으로 에칭되어서 레지스트필름 (211) 의 패턴을 전기전도층 (210) 으로 전달한다. 따라서, 상부 전기전도체 (212) 는 도 2h 에서 도시된 바와 같이 중간 유전체층 (203) 및 상기 플러그 (209) 에 형성된다. 상부 전기전도체 (212) 는 폴리실리콘 플러그 (209) 와 접촉되고, 그리고 상기 플러그 (209) 를 통하여 상기 기판 (201) 의 불순물 도핑된 영역 (202) 에 전기접속된다.
상기 폴리실리콘 하드마스크층을 사용하는 상술된 제 1 및 제 2 종래의 방법은 현재의 ULSIs 에 대해서는 충분하다. 그러나, 한층 더 소형화될 장래의 ULSIs 에 대해서는 이들 방법은 다음과 같은 문제점을 가지고 있다.
첫번째 문제점은 종래의 하드마스크 기술은 장래의 ULSIs 에서 콘택트홀 또는 스루홀에 적용될 수 없다는 것이다. 그 이유는 다음과 같다.
ULSI 상의 각각의 반도체 또는 소자가 웨이퍼당 칩의 수를 증가시키도록 한층 더 소형화될 때 중간 유전체층을 관통하는 각각의 콘택트홀 또는 스루홀은 한층 더 소형화될 것이다. 이에 따라, 홀의 깊이와 폭의 비율 (예를 들어, 종횡비)은 점점 더 커질 것이다. 이에 반해서, 레지스트마스크의 상응하는 홀패턴의 종횡비는 레지스트마스크가 반도체장치 또는 소자의 크기를 감소시킴에 따라 점점 더 얇아지기 때문에 커지지 않을 것이다. 얇은 레지스트마스크는 낮은 에칭저항을 가지고 있다.
레지스트마스크를 사용하여 중간 유전체층에 깊은 콘택트홀 또는 스루홀을 형성하기 위하여 보다 긴 에칭시간을 필요로 한다. 그러나, 이경우에 레지스트마스크는 레지스트마스크의 감소된 에칭저항때문에 홀이 중간 유전체층에서 완전히 에칭되기 훨씬 전에 완전히 에칭된다.
따라서, 상술된 종래의 하드마스크 기술은 초소형화된 장래의 ULSIs 에 대하여 한계를 가지고 있다.
두번째 문제점은 종래의 하드마스크 기술이 폴리실리콘 플러그를 사용하는 콘택트홀 또는 스루홀의 연속 플러깅방법이 폴리실리콘의 증착 및 에칭 공정을 포함하는 경우에만 용이하게 적용될 수 있다는 것이다. 종래의 하드마스크 기술은 큰 종횡비를 갖는 홀내로 충전된 불순물 도핑된 폴리실리콘 플러그가 충분히 낮은 전기저항을 가지고 있지 않기 때문에 1/4 ㎛ 의 최소기능크기를 갖는 장래의 ULSIs 에 적용할 수 없다. 그러므로, 금속 플러그가 폴리실리콘 플러그대신에 홀내로 충전되어야 한다.
그러나, 이경우에, 폴리실리콘 하드마스크는 플러그를 위한 금속의 증착에 앞서 콘택트홀의 바닥에서 노출된 실리콘기판을 에칭하지 않으며 선택적으로 제거될 수 없다. 이에 반해서, 폴리실리콘 하드마스크가 플러그를 위한 금속층의 증착까지 본래되로 남아 있고, 그후 상부 전기전도체를 형성하도록 상기 금속의 에칭동안 제거되면 상기 금속 및 폴리실리콘층들을 제거하는데 필요한 에칭은 더욱 복잡해질 것이다.
게다가, LPCVD 공정에 의해서 제조된 폴리실리콘의 증착온도는 일반적으로 500 내지 700 ℃ 이다. 중간 유전체층아래에 위치된 전기전도층은 500 내지 700 ℃ 의 높은 온도에 대하여 불충분한 열저항을 가진다. 예를 들어, 알루미늄합금은 500 내지 700 ℃ 의 온도범위에서 녹을 것이다. 그러므로, 폴리실리콘 하드마스크는 중간 유전체층에 스루홀을 형성하는 데 사용될 수 없다.
상기 첫번째 및 두번째 문제점을 해결하기 위하여 실리콘니트라이드 (Si3N4) 가 폴리실리콘대신에 하드마스크층으로서 사용될 수도 있다. 다르게는, Si3N4는 Si3N4와 SiO2사이에서 높은 에치선택성을 사용하도록 SiO2중간 유전체층에 위치된 에치정지층으로서 사용될 수도 있다. 그러나, 이경우에 Si3N4의 높은 스트레스로 인하여 트랜지스터접합을 통하여 흐르는 누전전류를 증가시키는 다른 문제점을 발생시킨다.
Si3N4는 Si3N4의 비교적 높은 증착온도로 인하여 스루홀을 위한 하드마스크로서 사용될 수 없다는 다른 문제점을 발생시킨다.
따라서, 본 발명의 목적은 종래의 레지스트마스크와 관련된 문제점을 발생시키지 않으며 콘택트홀/스루홀 모두를 형성할 수 있는 콘택트홀/스루홀의 형성방법을 제공하는데 있다.
본 발명의 다른 목적은 처리온도를 감소시킬 수 있는 콘택트홀/스루홀의 형성방법을 제공하는데 있다.
본 발명의 또 다른 목적은 1/4 ㎛ 의 최소기능크기를 갖는 장래의 ULSIs 에 적용가능한 콘택트홀/스루홀의 형성방법을 제공하는데 있다.
구체적으로 언급되지 않은 다른 것들과 함께 상기 목적은 다음의 설명으로부터 이 분야의 숙련자에게 명백할 것이다.
본 발명의 제 1 양태에 따른 콘택트홀/스루홀의 형성방법은
(a) 하부 전기전도체를 가지고 있는 반도체하부구조에 유전체층을 형성시키는 단계;
(b) 상기 유전체층에 금속층을 형성시키는 단계;
(c) 콘택트홀/스루홀을 위한 패턴을 가지고 있는 레지스트필름을 상기 금속층에 형성시키는 단계;
(d) 상기 금속층을 관통하도록 홀패턴을 형성시키기 위하여 상기 레지스트필름의 패턴을 상기 금속층으로 전달하도록 마스크로서 상기 패턴 레지스트필름을 사용하여 상기 금속층을 선택적으로 에칭하는 단계;
(e) 상기 에칭 금속층으로부터 상기 패턴 레지스트필름을 제거하는 단계; 및
(f) 상기 금속층을 관통하고 상기 하부 전기전도체로 연장하도록 콘택트홀/스루홀을 형성시키기 위하여 상기 금속층의 홀패턴을 상기 유전체층으로 전달하도록 마스크로서 상기 에칭 금속층을 사용하여 상기 유전체층을 선택적으로 에칭하는 단계로 이루어진다.
상기 금속층은 단계 (f) 동안 상기 유전체층에 대하여 충분한 에칭선택성을 가지고 있는 마스크로서 역할을 한다. 상기 콘택트홀/스루홀은 상기 금속층이 단계 (f) 동안 에칭작용으로 인하여 초기두께에 대한 두께감소가 거의 없게 하면서 형성된다.
본 발명의 제 1 양태에 따른 콘택트홀/스루홀의 형성방법에 있어서 상기 콘택트홀/스루홀을 위한 상기 레지스트필름의 패턴은 상기 금속층으로 전달되고, 그후 그렇게 패턴전달된 상기 금속층은 상기 유전체층을 위한 에칭단계 (f) 동안 하드마스크로서 사용된다.
상기 금속층은 종래의 레지스트필름과 비교하여 단계 (f) 동안 에칭작용에 대하여 보다 높은 에칭저항을 가진다. 또한, 종래의 레지스트필름과는 달리 상기 금속층의 패턴윤곽은 상기 금속층이 단계 (f) 동안 에칭작용 및 고온에 영향을 받게되더라도 열화되지 않는다.
따라서, 콘택트홀 및 스루홀중의 어느 것도 레지스트마스크와 관련된 어떠한 문제점도 발생시키지 않으며 형성될 수 있다.
게다가, 상기 금속층은 스퍼터링 또는 증착과 같은 물리적 증기증착 (PVD) 공정 또는 다양한 CVD 공정중의 하나에 의해서 형성될 수도 있다.
그러므로, 폴리실리콘마스크가 사용된 상술된 제 1 및 제 2 종래의 방법과 비교하면 콘택트홀 및 스루홀중의 어느것도 감소된 처리온도에서 형성될 수 있다.
이에 따라, 이 방법은 1/4 ㎛ 의 최소기능크기를 갖는 장래의 ULSIs 에 적용가능하다.
제 1 양태에 따른 방법에 있어서, 유전체층은 SiOx및 SiNx와 같은 유전체물질로 제조될 수도 있다. 상기 금속층은 W, Ti 및 TiN 과 같은 재료로 제조될 수도 있다. 상기 레지스트필름은 포토레지스트, 전자빔 (EB) 레지스트 등과 같은 레지스트재료의 필름으로 제조될 수도 있다.
각각의 에칭단계 (d) 및 (f) 는 건식 및 습식 에칭공정중의 하나로 실시된다.
상기 제 1 양태에 따른 방법의 바람직한 실시예에 있어서, 상기 금속층을 제거하는 단계 (g) 는 상기 단계 (f) 뒤에 제공되고, 그리고 상기 유전체층의 홀을 충전시키도록 전기전도성 플러그를 형성시키는 단계 (h) 는 상기 단계 (g) 뒤에 제공된다. 상기 하부구조의 하부 전기전도체는 플러그를 통하여 상기 유전체층에 형성된 상부 전기전도체에 전기접속된다.
상기 금속층을 제거하는 단계 (g) 는 상기 유전체층 및 노출된 하부구조에 대하여 양호한 에칭선택성을 가지고 있는 부식액을 사용하는 습식 에칭공정에 의해서 실시되는 것이 바람직하다.
상기 제 1 양태에 따른 방법의 다른 바람직한 실시예에 있어서, 상기 금속층을 제거하지 않으며 상기 유전체층의 홀을 충전하도록 전기전도성 플러그를 형성시키는 단계 (g) 가 제공된다. 상기 하부구조의 하부 전기전도체는 플러그를 통하여 상기 유전체층에 형성된 상부 전기전도체에 전기접속된다. 남아 있는 금속층은 상부 전기전도체의 일부로서 역할을 한다.
본 발명의 제 2 양태에 따른 콘택트홀/스루홀의 형성방법은
(a) 하부 전기전도체를 가지고 있는 반도체하부구조에 유전체층을 형성시키는 단계;
(b) 상기 유전체층에 제 1 금속층을 형성시키는 단계;
(c) 콘택트홀/스루홀을 위한 패턴을 가지고 있는 레지스트필름을 상기 금속층에 형성시키는 단계;
(d) 상기 제 1 금속층을 관통하도록 홀패턴을 형성시키기 위하여 상기 레지스트필름의 패턴을 상기 제 1 금속층으로 전달하도록 마스크로서 상기 패턴 레지스트필름을 사용하여 상기 제 1 금속층을 선택적으로 에칭하는 단계;
(e) 상기 에칭 제 1 금속층으로부터 상기 패턴 레지스트필름을 제거하는 단계;
(f) 상기 제 1 금속층의 상기 홀패턴에서 상기 유전체층과 접촉되어 있는 제 2 금속층을 상기 에칭 제 1 금속층에 형성시키는 단계;
(g) 상기 제 1 금속층의 홀패턴에서 남아 있는 제 2 금속층으로 금속측벽을 형성하기 위한 이방성 에칭공정에 의해서 상기 제 2 금속층을 선택적으로 에칭하는 단계; 및
(h) 상기 유전체층을 관통하고 상기 하부 전기전도체로 연장하도록 콘택트홀/스루홀을 형성시키기 위하여 상기 금속측벽의 홀패턴을 상기 유전체층으로 전달하도록 마스크로서 상기 에칭 제 1 금속층과 상기 금속측벽을 사용하여 상기 유전체층을 선택적으로 에칭하는 단계로 이루어진다.
상기 제1 금속층과 상기 금속측벽의 결합체는 에칭단계 (h) 동안 상기 유전체층에 대하여 충분한 에칭선택성을 가지고 있는 마스크로서 역할을 한다. 상기 콘택트홀/스루홀은 상기 제 1 금속층과 금속측벽이 단계 (h) 동안 에칭작용으로 인하여 초기두께에 대한 두께감소가 거의 없게하면서 형성된다.
본 발명의 제 2 양태에 따른 콘택트홀/스루홀의 형성방법에 있어서 상기 콘택트홀/스루홀을 위한 상기 레지스트필름의 패턴은 상기 제 1 금속층으로 전달된다. 또한 상기 금속측벽은 상기 제 1 금속층의 전달된 패턴을 좁히도록 상기 제 2 금속층에 의해서 형성된다. 그후 그렇게 패턴전달된 상기 제 1 금속층과 상기 금속측벽의 결합체는 상기 유전체층을 위한 에칭단계 (f) 동안 하드마스크로서 사용된다.
각각의 상기 제 1 금속층과 상기 금속측벽은 종래의 레지스트필름과 비교하여 단계 (f) 동안 에칭작용에 대하여 보다 높은 에칭저항을 가진다. 또한, 종래의 레지스트필름과는 달리 상기 제 1 금속층과 상기 금속측벽의 패턴윤곽은 상기 제 1 금속층과 상기 금속측벽이 단계 (f) 동안 에칭작용 및 고온에 영향을 받게되더라도 열화되지 않는다.
따라서, 콘택트홀 및 스루홀중의 어느 것도 레지스트마스크와 관련된 어떠한 문제점도 발생시키지 않으며 형성될 수 있다.
게다가, 각각의 상기 제 1 및 제 2 금속층은 PVD 또는 CVD 공정중의 하나에 의해서 형성될 수도 있다. 그러므로, 폴리실리콘마스크가 사용된 상술된 제 1 및 제 2 종래의 방법과 비교하면 콘택트홀 및 스루홀중의 어느것도 감소된 처리온도에서 형성될 수 있다.
이에 따라, 이 방법은 1/4 ㎛ 의 최소기능크기를 갖는 장래의 ULSIs 에 적용가능하다.
제 2 양태에 따른 방법에 있어서, 유전체층은 SiOx및 SiNx와 같은 유전체물질로 제조될 수도 있다. 각각의 상기 제 1 및 제 2 금속층은 W, Ti 및 TiN 과 같은 재료로 제조될 수도 있다. 상기 레지스트필름은 포토레지스트, 전자빔 (EB) 레지스트 등과 같은 레지스트재료의 필름으로 제조될 수도 있다.
각각의 에칭단계 (g) 및 (h) 는 건식 및 습식 에칭공정중의 하나로 실시된다.
상기 제 2 양태에 따른 방법의 바람직한 실시예에 있어서, 상기 제 1 금속층과 상기 금속측벽을 제거하는 단계 (i) 는 상기 단계 (h) 뒤에 제공되고, 그리고 상기 유전체층의 홀을 충전시키도록 전기전도성 플러그를 형성시키는 단계 (j) 는 상기 단계 (i) 뒤에 제공된다. 상기 하부구조의 하부 전기전도체는 플러그를 통하여 상기 유전체층에 형성된 상부 전기전도체에 전기접속된다.
상기 제 1 금속층과 금속측벽을 제거하는 단계 (i) 는 상기 유전체층 및 노출된 하부구조에 대하여 양호한 에칭선택성을 가지고 있는 부식액을 사용하는 습식 에칭공정에 의해서 실시되는 것이 바람직하다.
상기 제 1 양태에 따른 방법의 다른 바람직한 실시예에 있어서, 상기 제 1 금속층과 금속측벽을 제거하지 않으며 상기 유전체층의 홀을 충전하도록 전기전도성 플러그를 형성시키는 단계 (j) 가 제공된다. 상기 하부구조의 하부 전기전도체는 플러그를 통하여 상기 유전체층에 형성된 상부 전기전도체에 전기접속된다. 남아 있는 금속층은 상부 전기전도체의 일부로서 역할을 한다.
본 발명의 제 1 및 제 2 양태에 따른 형성방법에 있어서, 반도체하부구조는 필요에 따라 마음대로 형상화될 수도 있다. 그러나, 상기 반도체하부구조는 일반적으로 전기전도성 영역을 가지고 있는 반도체기판 또는 하나이상의 전기절연층을 통하여 반도체기판위에 형성된 전기전도층중의 하나에 의해서 형성된다.
명세서에서 콘택트홀 은 홀을 통하여 패턴 전기전도층과 같은 상부 전기전도체와 반도체기판에 형성된 하부 전기전도체 (예를 들어, 반도체기판의 확산영역) 를 전기적으로 상호접속시키기위하여 사용되는 유전체층을 관통하는 홀로서 정의된다. 스루홀 은 홀을 통하여 패턴 전기전도층과 같은 상부 전기전도체와 반도체기판위에 형성된 하부 전기전도체 (예를 들어, 패턴 전기전도층) 를 전기적으로 상호접속시키기위하여 사용되는 유전체층을 관통하는 홀로서 정의된다.
본 발명이 용이하게 실행될 수 있게 하기 위한 이제 첨부도면을 참조로하여 설명할 것이다.
도 1a-1h 는 폴리실리콘 하드마스크 및 폴리실리콘 플러그 각각을 사용하여 콘택트홀의 종래의 형성방법을 도시하는 부분 횡단면도;
도 2a-2h 는 폴리실리콘 하드마스크 및 폴리실리콘 플러그 각각을 사용하여 콘택트홀의 다른 종래의 형성방법을 도시하는 부분 횡단면도;
도 3a-3g 는 본 발명의 제 1 실시예에 따른 콘택트홀의 형성방법을 도시하는 부분 횡단면도;
도 4a-4f 는 본 발명의 제 2 실시예에 따른 콘택트홀의 형성방법을 도시하는 부분 횡단면도;
도 5a-5i 는 본 발명의 제 3 실시예에 따른 콘택트홀의 형성방법을 도시하는 부분 횡단면도; 및
도 6a-6h 는 본 발명의 제 4 실시예에 따른 콘택트홀의 형성방법을 도시하는 부분 횡단면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
41 : p형 단결정성 실리콘기판 42 : n형 불순물 도핑된 영역
43 : SiO2층 44 : 텅스텐층
45, 49 : 레지스트필름 45A : 홀패턴
46 : 관통홀 47 : 콘택트홀
48A : Ti 층 48B : TiN 층
본 발명의 바람직한 실시예는 첨부도면을 참고로하여 이하에서 설명될 것이다.
제 1 실시예
제 1 실시예에 따른 콘택트홀의 형성방법은 도 3a 내지 3g 에서 도시되어 있다.
먼저, 도 3a 에서 도시된 바와 같이, 비소 (As) 또는 인 (P) 과 같은 n형 불순물은 p형 단결정성 실리콘기판 (41) 의 표면영역내로 선택적으로 확산되어서 상기 기판 (41) 에 n형 불순물 도핑된 영역 (42) 을 형성시킨다. 이 n형 불순물 도핑된 영역 (42) 은 하부 전기전도체로서 역할을 한다.
두번째로, 두께가 1 ㎛ 인 SiO2층 (43) 은 CVD 공정에 의해서 n형 불순물 도핑된 영역 (42) 을 덮도록 상기 기판 (41) 에 증착된다. 이 SiO2층 (43) 은 중간 유전체층으로서 역할을 한다.
두께가 100 ㎚ 인 텅스텐 (W) 층 (44) 은 스퍼터링공정에 의해서 SiO2층 (43) 에 증착된다. 이 W 층 (44) 은 상부 티탄 니트라이드 (TiN) 하부층과 하부 티탄 (Ti) 하부층에 의해서 형성된 공지된 2 층구조와 같은 중간에 끼워진 층 또는 구조가 없이 SiO2층 (43) 과 접촉된다. 이것은 다음과 같은 이유때문이다.
W 층이 CVD 공정에 의해서 SiO2층에 직접증착되면 (CVD-W 층이라 칭함), 이 CVD-W 층은 SiO2층으로부터 떨어지는 경향이 있다. 이러한 경향은 W 와 SiO2층들 사이에 상부 TiN 층 및 하부 Ti 층인 2 층구조를 끼워넣음으로써 방지될 수 있다. 이 구조에 있어서, 하부 Ti 층은 SiO2층에 대한 접착성질을 향상시키기 위한 콘택트층으로서 역할을 한다. 상부 TiN 층은 W CVD 공정동안 CVD 반응가스로서 역할을 하는 텅스텐플루오라이드 (WF6) 가스와 Ti 층의 화학반응을 방지하기 위한 배리어층으로서 역할을 한다.
이에 반해서, W 층이 스퍼터링 또는 증착과 같은 물리적 증기증착 (PVD) 공정에 의해서 SiO2층에 직접증착되면 (PVD-W 층이라 칭함), 이 PVD-W 층은 SiO2층으로부터 떨어지는 경향을 가지고 있지 않다. 이것은 SiO2층에 대한 양호한 접착성질을 가지기 때문이다.
W 층 (44) 의 스퍼터링공정다음에 두께가 500 ㎚ 인 패턴 전자빔 (EB) 레지스트필름 (45) 은 EB 리소그래피 기술에 의해서 그렇게 증착된 W 층 (44) 에 형성된다. 이 레지스트필름 (45) 은 폭이 200 ㎚ 인 직사각형의 평면형상을 갖는 윈도우 또는 홀 패턴 (45A) 을 갖는다. 이 단계의 상태는 도 3a 에 도시되어 있다.
이어서, 마스크로서 패턴 EB 레지스트필름 (45) 을 사용하여 W 층 (44) 은 RIE 공정에 의해서 선택적으로 에칭되어서 도 3b 에서 도시된 바와 같이 W 층 (44) 에 관통홀 (46) 을 형성시킨다. 따라서, 레지스트필름 (45) 의 홀패턴 (45A) 은 W 층 (44) 으로 전달된다. SiO2층 (43) 은 홀 (46) 에서 W 층 (44) 으로부터 노출된다. EB 레지스트필름 (45) 은 그후 산소 (O2) 플라즈마 또는 다른 공지된 공정을 사용함으로써 제거된다.
W 층 (44) 을 위한 RIE 공정은 예를 들어 다음의 조건하에서 실시된다:
가스압력: 8 mTorr
적용 RF 전력: 40 W
반응가스: BCl3/SF6/N2
가스유동율: 30/50/5 sccm
SiO2층 (43) 은 하드마스크로서 패턴 W 층 (44) 을 사용하여 RIE 공정에 의해서 선택적으로 에칭되어서 도 3c 에서 도시된 바와 같이 SiO2층 (43) 을 관통하는 콘택트홀 (47) 을 형성시킨다. 콘택트홀 (47) 은 n형 불순물 도핑된 영역 (42) 바로 위에 위치된다. 상기 영역 (42) 은 콘택트홀 (47) 을 통하여 SiO2층 (43) 으로부터 노출된다.
SiO2층 (43) 을 위한 RIE 공정은 예를 들어 다음의 조건하에서 실시된다:
가스압력: 30 mTorr
적용 RF 전력: 700 W
반응가스: C4F8/CO/Ar
가스유동율: 10/140/60 sccm
하드마스크로서 사용된 W 층 (44) 은 2분동안 실온에서 과산화수소 (H2O2) 내로 상기 층 (44) 을 침지시킴으로써 SiO2층 (43) 으로부터 제거된다. 이 단계의 상태는 도 3d 에 도시되어 있다.
두께가 30 ㎚ 인 Ti 층 (48A) 과 두께가 100 ㎚ 인 TiN 층 (48B) 은 CVD 공정에 의해서 SiO2층 (43) 에 연속적으로 증착되어서 도 3e 에서 도시된 바와 같이 콘택트홀 (47) 을 덮는다. 콘택트홀 (47) 이 대략 0.25 ㎛ 이하의 크기를 가지면 홀 (47) 은 Ti 및 TiN 층 (48A 및 48B) 으로 완전히 충전되므로 추가의 CVD-W 층은 이 실시예에 포함되지 않는다. 이 경우에, 하부 Ti 층 (48A) 은 SiO2층 (43) 에 대한 상부 TiN 층 (48B) 의 접착성질을 향상시키는 콘택트층으로서 역할을 한다. 상부 TiN 층 (48B) 은 상부 전기전도체 (50) 및 전기전도성 플러그 (51) 의 주전도층으로서 역할을 한다.
도 3e 에서 도시된 바와 같이, 콘택트홀 (47) 내에서 하부 Ti 층 (48A) 은 SiO2층 (43) 의 내측면 뿐만 아니라 기판 (41) 의 n형 불순물 도핑된 영역 (42) 과도 접촉된다.
이어서, 패턴 EB 레지스트필름 (49) 은 도 3f 에서 도시된 바와 같이 TiN 층 (48B) 에 형성된다. 레지스트층 (49) 은 상부 전도체 (50) 에 상응하는 폭이 240 ㎚ 인 패턴을 갖는다.
마스크로서 패턴 EB 레지스트필름 (49) 을 사용하여 하부 Ti 및 TiN 층 (48A 및48B) 은 도 3g 에서 도시된 바와 같이 RIE 공정에 의해서 선택적으로 에칭된다. 따라서, 층 (48A 및48B) 은 콘택트홀 (47) 의 상부 개방단부를 둘러싸는 영역에서 선택적으로 남아 있게 된다. 이 영역은 레지스트필름 (49) 에 상응한다.
Ti 및 TiN 층 (48A 및48B) 을 위한 RIE 공정은 예를 들어 다음의 조건하에서 실시된다:
가스압력: 8 mTorr
적용 RF 전력: 75 W
반응가스: BCl3/Cl2
가스유동율: 30/70 sccm
남아 있는 Ti 및 TiN 층 (48A 및48B) 의 상부부분은 상부 전기전도체 (50) 로서 역할을 한다. 콘택트홀 (47) 의 남아 있는 Ti 및 TiN 층 (48A 및48B) 의 하부부분은 전기전도성 플러그 (51) 로서 역할을 한다. 상부 전기전도체 (50) 는 금속플러그 (51) 를 통하여 기판 (41) 의 n형 불순물 도핑된 영역 (42) 과 상호전기접속된다.
본 발명의 제 1 실시예에 따른 콘택트홀의 형성방법에 있어서 상기 콘택트홀 (47) 을 위한 상기 EB 레지스트필름 (45) 의 패턴 (45A) 은 상기 W 층 (44) 으로 전달되고, 그후 그렇게 패턴전달된 상기 W 층 (44) 은 상기 SiO2층 (43) 을 위한 RIE 공정동안 하드마스크로서 사용된다.
상기 W 층 (44) 은 종래의 레지스트필름과 비교하여 상기 SiO2층 (43) 을 위한 RIE 공정동안 에칭작용에 대하여 보다 높은 에칭저항을 가진다. 또한, 종래의 레지스트필름과는 달리 상기 패턴 W 층 (44) 의 패턴윤곽은 상기 W 층 (44) 이 에칭공정동안 에칭작용 및 고온에 영향을 받게되더라도 열화되지 않는다.
따라서, 콘택트홀 (47)은 레지스트마스크와 관련된 어떠한 문제점도 발생시키지 않으며 형성될 수 있다.
게다가, 상기 W 층 (44) 은 스퍼터링공정에 의해서 형성될 수도 있다. 그러므로, 폴리실리콘마스크가 사용된 상술된 제 1 및 제 2 종래의 방법과 비교하면 콘택트홀은 감소된 처리온도에서 형성될 수 있다.
이에 따라, 이 방법은 1/4 ㎛ 의 최소기능크기를 갖는 장래의 ULSIs 에 적용가능하다.
이 방법은 스루홀의 형성에 적용될 수도 있다.
제 2 실시예
도 4a 내지 4f 는 제 2 실시예에 따른 콘택트홀의 형성방법을 도시하고 있다.
도 4a 내지 4c 에서 도시된 공정단계는 도 3a 내지 3c 에서 도시된 제 1 실시예와 동일하다. 그러므로, 이들 단계에 대한 설명은 편의상 동일한 도면부호를 도 4a 내지 4c 의 상응하는 구성요소에 추가함으로써 여기서 생략된다.
제 2 실시예에 따른 방법에 있어서, 제 1 실시예와는 달리 패턴 W 층 (44) 은 상기 SiO2층 (43) 으로부터 제거되지 않는다.
도 4c 의 공정단계다음에 두께가 30 ㎚ 인 Ti 층 (48A) 과 두께가 100 ㎚ 인 TiN 층 (48B) 은 CVD 공정에 의해서 W층 (44) 에 연속적으로 증착되어서 도 4d 에서 도시된 바와 같이 W층 (44) 의 홀패턴 (46) 과 SiO2층 (43) 의 콘택트홀 (47) 을 덮는다. 홀 (46, 47) 은 Ti 및 TiN 층 (48A 및 48B) 으로 충전된다. 하부 Ti 층 (48A) 은 SiO2층 (43) 과 W층 (44) 에 대한 상부 TiN 층 (48B) 의 접착성질을 향상시키는 콘택트층으로서 역할을 한다. 상부 TiN 층은 상부 전기전도체 (70) 에서 추가의 전도층으로서, 그리고 전기전도성 플러그 (51) 에 대하여 주전도층으로서 역할을 한다.
도 4d 에서 도시된 바와 같이, 홀 (46, 47) 내에서 하부 Ti 층 (48A) 은 W 층 (44) 및 SiO2층 (43) 의 내측면 뿐만 아니라 기판 (41) 의 n형 불순물 도핑된 영역 (42) 과도 접촉된다. W 층 (44) 의 홀패턴 (46) 은 SiO2층 (43) 의 콘택트홀 (47) 과 연결하는 콘택트홀로서 역할을 한다.
이어서, 패턴 EB 레지스트필름 (49) 은 도 4e 에서 도시된 바와 같이 TiN 층 (48B) 에 형성된다. 레지스트층 (49) 은 상부 전기전도체 (70) 에 상응하는 폭이 240 ㎚ 인 패턴을 갖는다.
마스크로서 패턴 EB 레지스트필름 (49) 을 사용하여 하부 Ti 및 TiN 층 (48A 및48B) 은 RIE 공정에 의해서 선택적으로 에칭된다. 이어서, 하부 W 층 (44) 은 마스크로서 패턴 EB 레지스트필름 (49) 을 사용하여 다시 RIE 공정에 의해서 선택적으로 에칭된다. 따라서, 3 개의 층 (48A, 48B 및 44) 은 도 4f 에서 도시된 바와 같이 홀패턴 (46) 의 상부 개방단부를 둘러싸는 영역에서 선택적으로 남아 있게 된다. 이 영역은 레지스트필름 (49) 에 상응한다.
남아 있는 Ti 및 TiN 층 (48A 및48B) 및 남아 있는 W 층 (44) 의 상부부분은 상부 전기전도체 (70) 로서 역할을 한다. 콘택트홀 (47) 의 남아 있는 Ti 및 TiN 층 (48A 및48B) 의 하부부분은 전기전도성 플러그 (51) 로서 역할을 한다. 상부 전기전도체 (70) 는 금속플러그 (51) 를 통하여 기판 (41) 의 n형 불순물 도핑된 영역 (42) 과 상호전기접속된다.
제 2 실시예에 따른 콘택트홀의 형성방법은 상기 제 1 실시예와 동일한 이점을 가지고 있다. 상부 전도체 (70) 는 상부 전도체 (50) 보다 전기저항이 더 낮다는 이점을 가지고 있다.
이 방법은 스루홀의 형성에 적용될 수도 있다.
제 3 실시예
도 5a 내지 5i 는 제 3 실시예에 따른 콘택트홀의 형성방법을 도시하고 있다.
먼저, 도 5a 에서 도시된 바와 같이, As 또는 P 과 같은 n형 불순물은 p형 단결정성 실리콘기판 (41) 의 표면영역내로 선택적으로 확산되어서 상기 기판 (41) 에 n형 불순물 도핑된 영역 (42) 을 형성시킨다. 이 n형 불순물 도핑된 영역 (42) 은 하부 전기전도체로서 역할을 한다.
두번째로, 두께가 1 ㎛ 인 SiO2층 (43) 은 CVD 공정에 의해서 n형 불순물 도핑된 영역 (42) 을 덮도록 상기 기판 (41) 에 증착된다. 이 SiO2층 (43) 은 중간 유전체층으로서 역할을 한다.
두께가 100 ㎚ 인 제 1 텅스텐 (W) 층 (44) 은 스퍼터링공정에 의해서 SiO2층 (43) 에 증착된다. 이 W 층 (44) 은 상부 티탄 니트라이드 (TiN) 하부층과 하부 티탄 (Ti) 하부층에 의해서 형성된 공지된 2 층구조와 같은 중간에 끼워진 층 또는 구조가 없이 SiO2층 (43) 과 접촉된다.
제 1 W 층 (44) 의 스퍼터링공정다음에 두께가 500 ㎚ 인 패턴 EB 레지스트필름 (45) 은 EB 리소그래피 기술에 의해서 그렇게 증착된 상기 W 층 (44) 에 형성된다. 이 레지스트필름 (45) 은 폭이 240 ㎚ 인 직사각형의 평면형상을 갖는 윈도우 또는 홀 패턴 (45A) 을 갖는다. 상기 폭은 제 1 실시예의 폭보다 더 크다. 이 단계의 상태는 도 5a 에 도시되어 있다.
이어서, 마스크로서 패턴 EB 레지스트필름 (45) 을 사용하여 제 1 W 층 (44) 은 RIE 공정에 의해서 선택적으로 에칭되어서 도 5b 에서 도시된 바와 같이 상기 제 1 W 층 (44) 에 관통홀 (46) 을 형성시킨다. 따라서, 레지스트필름 (45) 의 홀패턴 (45A) 은 상기 제 1 W 층 (44) 으로 전달된다. SiO2층 (43) 은 홀 (46) 의 상기 제 1 W 층 (44) 으로부터 노출된다. EB 레지스트필름 (45) 은 그후 산소 (O2) 플라즈마 또는 다른 공지된 공정을 사용함으로써 제거된다.
SiO2층 (43) 의 에칭공정에 앞서 제 1 W 층 (44) 보다 얇은 두께가 30 ㎚ 인 제 2 W 층 (87) 은 도 5c 에서 도시된 바와 같이 CVD 공정에 의해서 제 1 W 층 (44) 에 증착된다. 제 2 W 층 (87) 은 SiO2층 (43) 의 상부 및 홀 (46) 의 제 1 W 층 (44) 의 측면과 접촉된다.
제 2 W 층 (87) 은 그후 등방성 에칭공정에 의해서 에칭되어 제 1 W 층 (44) 의 측면에 남겨져서 도 5d 에서 도시된 바와 같이 홀 (46) 에 측벽 (88) 을 형성시킨다. 측벽 (88) 은 남아 있는 제 2 W 층 (87) 에 의해서 형성된다. 측벽 (88) 은 측벽 (88) 두께 (예를 들어, 30 ㎚ X 2 = 60 ㎚) 의 2배만큼 홀패턴 (88)을 좁혀서 폭이 180 ㎚ 인 홀패턴 (93) 을 형성시킨다. 제 1 W 층 (44) 과 W 측벽 (88) 의 결합체는 SiO2층 (43) 을 위한 다음의 RIE 공정에서 하드마스크로서 사용된다.
SiO2층 (43) 은 하드마스크로서 제 1 W 층 (44) 과 W 측벽 (87) 의 결합체를 사용하는 RIE 공정에 의해서 선택적으로 에칭되어서 도 5e 에서 도시된 바와 같이 SiO2층 (43) 을 관통하는 콘택트홀 (89) 을 형성시킨다. 제 1 실시예의 콘택트홀 (47) 보다 폭이 더 좁은 콘택트홀 (89) 은 n형 불순물 도핑된 영역 (42) 바로 위에 위치된다. 상기 영역 (42) 은 콘택트홀 (89) 을 통하여 SiO2층 (43) 으로부터 노출된다.
하드마스크로서 사용된 제 1 W 층 (44) 과 W 측벽 (88) 은 2분동안 실온에서 과산화수소 (H2O2) 내로 상기 층 (44) 과 측벽 (88) 을 침지시킴으로써 SiO2층 (43) 으로부터 제거된다. 이 단계의 상태는 도 5f 에 도시되어 있다.
두께가 30 ㎚ 인 Ti 층 (48A) 과 두께가 100 ㎚ 인 TiN 층 (48B) 은 CVD 공정에 의해서 SiO2층 (43) 에 연속적으로 증착되어서 도 5g 에서 도시된 바와 같이 콘택트홀 (89) 을 덮는다. 콘택트홀 (89) 은 Ti 및 TiN 층 (48A 및 48B) 으로 충전된다.
도 5g 에서 도시된 바와 같이, 콘택트홀 (89) 내에서 하부 Ti 층 (48A) 은 SiO2층 (43) 의 내측면 뿐만 아니라 기판 (41) 의 n형 불순물 도핑된 영역 (42) 과도 접촉된다.
이어서, 패턴 EB 레지스트필름 (49) 은 도 5h 에서 도시된 바와 같이 TiN 층 (48B) 에 형성된다. 레지스트층 (49) 은 상부 전도체 (92) 에 상응하는 패턴을 갖는다.
마스크로서 패턴 EB 레지스트필름 (49) 을 사용하여 하부 Ti 및 TiN 층 (48A 및48B) 은 도 5i 에서 도시된 바와 같이 RIE 공정에 의해서 선택적으로 에칭된다. 따라서, 층 (48A 및 48B) 은 콘택트홀 (89) 의 상부 개방단부를 둘러싸는 영역에서 선택적으로 남아 있게 된다. 이 영역은 레지스트필름 (49) 에 상응한다. 남아 있는 Ti 및 TiN 층 (48A 및48B) 의 상부부분은 상부 전기전도체 (50) 로서 역할을 한다. 콘택트홀 (89) 의 남아 있는 Ti 및 TiN 층 (48A 및48B) 의 하부부분은 전기전도성 플러그 (51) 로서 역할을 한다. 상부 전기전도체 (92) 는 금속플러그 (51) 를 통하여 기판 (41) 의 n형 불순물 도핑된 영역 (42) 과 상호전기접속된다.
제 3 실시예에 따른 콘택트홀/스루홀의 형성방법은 상기 제 1 실시예와 동일한 이유로 인하여 제 1 실시예와 동일한 이점이 획득된다. 좁은 콘택트홀 (89) 은 제 1 실시예와 비교하여 실현되는 이점을 가지고 있다.
이 방법은 스루홀의 형성에 적용될 수도 있다.
제 4 실시예
도 6a 내지 6h 는 제 4 실시예에 따른 콘택트홀의 형성방법을 도시하고 있다.
도 6a 내지 6e 에서 도시된 공정단계는 도 5a 내지 5e 에서 도시된 제 3 실시예와 동일하다. 그러므로, 이들 단계에 대한 설명은 편의상 동일한 도면부호를 도 6a 내지 6e 의 상응하는 구성요소에 추가함으로써 여기서 생략된다.
제 4 실시예에 따른 방법에 있어서, 제 3 실시예와는 달리 제 1 W 층 (44) 및 W 측벽 (88) 은 상기 SiO2층 (43) 으로부터 제거되지 않는다.
도 6e 의 공정단계다음에 두께가 30 ㎚ 인 Ti 층 (48A) 과 두께가 100 ㎚ 인 TiN 층 (48B) 은 CVD 공정에 의해서 제 1 W층 (44) 에 연속적으로 증착되어서 도 6f 에서 도시된 바와 같이 제 1 W층 (44) 의 홀패턴 (93) 과 SiO2층 (43) 의 콘택트홀 (89) 을 덮는다. 홀 (46, 47) 은 Ti 및 TiN 층 (48A 및 48B) 으로 충전된다.
도 6f 에서 도시된 바와 같이, 홀 (46, 47) 내에서 하부 Ti 층 (48A) 은 제 1 W 층 (44) 및 SiO2층 (43) 의 내측면 뿐만 아니라 기판 (41) 의 n형 불순물 도핑된 영역 (42) 과도 접촉된다. 제 1 W 층 (44) 의 홀패턴 (93) 은 SiO2층 (43) 의 콘택트홀 (89) 과 연결하는 콘택트홀로서 역할을 한다.
이어서, 폭이 240 ㎚ 인 패턴 EB 레지스트필름 (49) 은 도 6g 에서 도시된 바와 같이 TiN 층 (48B) 에 형성된다. 레지스트층 (49) 은 상부 전기전도체 (112) 에 상응하는 패턴을 갖는다.
마스크로서 패턴 EB 레지스트필름 (49) 을 사용하여 하부 Ti 및 TiN 층 (48A 및48B) 은 RIE 공정에 의해서 선택적으로 에칭된다. 이어서, 하부 W 층 (44) 은 마스크로서 패턴 EB 레지스트필름 (49) 을 사용하여 다시 RIE 공정에 의해서 선택적으로 에칭된다. 따라서, 3 개의 층 (48A, 48B 및 44) 은 도 6h 에서 도시된 바와 같이 홀패턴 (46) 의 상부 개방단부를 둘러싸는 영역에서 선택적으로 남아 있게 된다. 이 영역은 레지스트필름 (49) 에 상응한다.
남아 있는 Ti 및 TiN 층 (48A 및48B) 및 남아 있는 제 1 W 층 (44) 의 상부부분은 상부 전기전도체 (112) 로서 역할을 한다. 콘택트홀 (89) 의 남아 있는 Ti 및 TiN 층 (48A 및48B) 의 하부부분은 전기전도성 플러그 (51) 로서 역할을 한다. 상부 전기전도체 (112) 는 금속플러그 (51) 를 통하여 기판 (41) 의 n형 불순물 도핑된 영역 (42) 과 상호전기접속된다.
제 4 실시예에 따른 콘택트홀의 형성방법은 상기 제 1 실시예와 동일한 이점을 가지고 있다. 상부 전도체 (112) 는 제 2 실시예의 상부 전도체 (70) 보다 전기저항이 더 낮다는 이점을 가지고 있다.
이 방법은 스루홀의 형성에 적용될 수도 있다.
시험
다음의 사실은 발명자의 시험에 의해서 알려졌다.
인 (P) 으로 원위치에 도핑된 폴리실리콘층은 스퍼터링된 TiN 층의 대략 150 μΩ·㎝ 의 비저항, 스퍼터링된 Ti 층의 대략 75 μΩ·㎝ 의 비저항 및 스퍼터링된 W 층의 대략 14 μΩ·㎝ 의 비저항과 비교하여 대략 600 μΩ·㎝ 의 비저항을 갖는다.
게다가, 시트저항 Rs 에 대한 다음의 데이터 (1) 내지 (6) 이 획득되었다.
(1) 단일 PVD-W 층 (두께: 100 ㎚):
Rs = 1.43 Ω/?
(2) 단일 PVD-W 층 (두께: 200 ㎚):
Rs = 0.70 Ω/?
(3) 단일 PVD-TiN 층 (두께: 100 ㎚):
Rs = 10.77 Ω/?
(4) 단일 PVD-TiN 층 (두께: 200 ㎚):
Rs = 5.53 Ω/?
(5) 상부 PVD-W 층 (두께: 100 ㎚) 과 하부 PVD-TiN 층 (두께: 100 ㎚) 의 결합체:
Rs = 2.23 Ω/?
(6) 상부 PVD-W 층 (두께: 200 ㎚) 과 하부 PVD-TiN 층 (두께: 200 ㎚) 의 결합체:
Rs = 0.96 Ω/?
CVD-TiN 층이 PVD-TiN 층과 동일한 저항을 가진다고 가정하면 0.96 Ω/? 의 가장 낮은 시트저항 Rs 이 상기 제 2 및 제 4 실시예에 상응하는 (6) 의 경우에서 획득되었다.
(6) 의 경우에서 200 ㎚ 의 전체 두께가 과도하게 커지면 하부 PVD-W 층은 CVD-TiN 층의 증착에 앞서 제거될 수 있다. 그러나, (3) 의 경우에 획득가능한 시트저항 Rs 는 10.77 Ω/? 까지 증가되었다.
(5) 의 경우에 시트저항 Rs 는 단지 2.23 Ω/? 로 감소되었다. PVD-TiN 층이 CVD-W 층의 증착에 앞서 에칭되었다면 (예를 들어, (1) 또는 (2) 의 경우에서) 획득가능한 시트저항 Rs 는 1.43 또는 0.70 Ω/? 이 었다. 그러나, (1) 또는 (2) 의 경우에 필요한 공정단계의 수 및 복잡성이 증가하여 콘택트홀의 형성비용을 증가시키는 단점이 있었다.
CVD-W 층이 PVD-W 층과 동일한 저항을 가진다고 가정하면 1.43 Ω/? 의 가장 낮은 시트저항 Rs 이 상기 제 1 및 제 3 실시예에 상응하는 (1) 의 경우에서 획득되었다. (1) 의 경우에 PVD-W 층은 CVD-W 층에 일반적으로 사용된 TiN 배리어층 및 Ti 콘택트층의 2 층구조 대신에 사용될 수도 있다. 따라서, 가장 낮은 시트저항은 단일 PVD- 또는 CVD-W 층의 사용으로 실현되었다.
변형예
상기 제 3 및 제 4 실시예에서 제 1 W 층 (44) ( 및 W 측벽 (88)) 은 기판 (41) 및 SiO2층 (43) 에서 불순물 도핑된 영역 (42) 을 보호하면서 H2O2를 사용하는 습식 에칭공정에 의해서 선택적으로 제거될 수 있다. 그러나, 본 발명은 이런 경우로 한정되지 않는다. 제 1 W 층 (44) ( 및 W 측벽 (88)) 은 하드마스크층의 종류에 따른 습식 또는 건식 에칭화학작용을 적당하게 변화시킴으로써 성공적으로 실시될 수 있다.
만족스러운 에칭선택성이 RIE 공정에 의해서 실시되지 못하면 적당한 습식 에칭공정이 사용될 수 있다.
예를 들어, Ti 하드마스크의 경우에, NH4OH 를 주로 함유하는 부식액은 20 내지 40 ℃ 의 온도에서 Si, SiO2및 TiN 에 대하여 만족스러운 에칭선택성을 가진다. 다시 말해서, 이 NH4OH계 부식액은 하부 재료에 악영향을 끼치지 않으면서 Ti 하드마스크를 에칭한다. 그러므로, Ti 하드마스크는 실리콘기판에 대하여 콘택트홀을 에칭하고, 그리고 TiN-피복 전기전도체 또는 TiN 전기전도체에 대하여 스루홀을 에칭하기 위하여 사용된다.
TiN 하드마스크의 경우에, H2SO4를 주로 함유하는 부식액은 20 내지 40 ℃ 의 온도에서 Si, SiO2및 W 에 대하여 만족스러운 에칭선택성을 가진다. 다시 말해서, 이 H2SO4계 부식액은 하부 재료에 악영향을 끼치지 않으면서 TiN 하드마스크를 에칭한다. 그러므로, TiN 하드마스크는 W-피복 전기전도체 또는 W 전기전도체에 대하여 스루홀을 에칭하기 위하여 사용된다.
W 하드마스크의 경우에, H2O2를 주로 함유하는 부식액은 20 내지 40 ℃ 의 온도에서 Si, SiO2, Ti 및 TiN 에 대하여 만족스러운 에칭선택성을 가진다. 다시 말해서, 이 H2O2계 부식액은 하부 재료에 악영향을 끼치지 않으면서 W 하드마스크를 에칭한다. 그러므로, W 하드마스크는 Ti-피복 TiN 전기전도체 또는 TiN- 피복 Ti 전기전도체에 대하여 스루홀을 에칭하기 위하여 사용된다.
콘택트홀의 형성방법이 상기 제 1 내지 제 4 실시예에서 설명되어 있지만 본 발명은 여기에 한정되지 않는다. p형 실리콘기판 (41) 은 n형으로 제조될 수 있고, 그리고 n형 불순물 도핑된 영역 (42) 은 p형으로 제조될 수 있다. 게다가, W 하드마스크는 제 1 내지 제 4 실시예에서 TiN/Ti 플러그와 함께 사용될 수 있지만, Ti 하드마스크는 W 플러그와 함께 사용될 수 있다.
게다가, 스루홀을 형성하는 경우에 불순물 도핑된 영역 (42) 은 유전체층 (43) 아래에 위치된 전기전도체로 대체될 수 있다.
RIE 공정은 제 1 내지 제 4 실시예에서 사용되지만 본 발명은 여기에 한정되지 않는다. 어떠한 다른 에칭공정도 사용될 수 있다.
본 발명의 바람직한 형태가 설명되어 있지만 변형이 본 발명의 정신으로부터 일탈함이 없이 이 분야의 숙련자에 의해서 명백할 것이라는 것을 알 수 있을 것이다. 그러므로, 본 발명의 범위는 다음의 특허청구범위에 의해서만 결정될 것이다.
따라서, 본 발명의 콘택트홀/스루홀의 형성방법은 종래의 레지스트마스크와 관련된 문제점을 발생시키지 않으며 콘택트홀/스루홀 모두를 형성할 수 있고, 처리온도를 감소시킬 수 있고, 그리고 1/4 ㎛ 의 최소기능크기를 갖는 장래의 ULSIs 에도 적용가능하다.

Claims (8)

  1. (a) 하부 전기전도체를 가지고 있는 반도체하부구조에 유전체층을 형성시키는 단계;
    (b) 상기 유전체층에 금속층을 형성시키는 단계;
    (c) 콘택트홀/스루홀을 위한 패턴을 가지고 있는 레지스트필름을 상기 금속층에 형성시키는 단계;
    (d) 상기 금속층을 관통하도록 홀패턴을 형성시키기 위하여 상기 레지스트필름의 패턴을 상기 금속층으로 전달하도록 마스크로서 상기 패턴 레지스트필름을 사용하여 상기 금속층을 선택적으로 에칭하는 단계;
    (e) 상기 에칭 금속층으로부터 상기 패턴 레지스트필름을 제거하는 단계; 및
    (f) 상기 금속층을 관통하고 상기 하부 전기전도체로 연장하도록 콘택트홀/스루홀을 형성시키기 위하여 상기 금속층의 홀패턴을 상기 유전체층으로 전달하도록 마스크로서 상기 에칭 금속층을 사용하여 상기 유전체층을 선택적으로 에칭하는 단계로 이루어지며;
    상기 금속층은 단계 (f) 동안 상기 유전체층에 대하여 충분한 에칭선택성을 가지고 있는 마스크로서 역할을 하고; 그리고
    상기 콘택트홀/스루홀은 상기 금속층이 상기 에칭단계 (f) 동안 에칭작용으로 인하여 초기두께에 대한 두께감소가 거의 없게 하면서 형성되는 것을 특징으로 하는 콘택트홀/스루홀의 형성방법.
  2. 제 1 항에 있어서,
    (g) 상기 단계 (f) 뒤에 상기 금속층을 제거하는 단계; 및
    (h) 상기 유전체층의 홀을 충전시키도록 전기전도성 플러그를 형성시키는 단계를 더 포함하며;
    상기 하부구조의 상기 하부 전기전도체는 상기 플러그를 통하여 상기 유전체층에 형성된 상부 전기전도체에 전기접속되는 것을 특징으로 하는 콘택트홀/스루홀의 형성방법.
  3. 제 2 항에 있어서, 상기 금속층을 제거하는 단계 (g) 는 상기 유전체층 및 노출된 하부구조에 대하여 양호한 에칭선택성을 가지고 있는 부식액을 사용하는 습식 에칭공정에 의해서 실시되는 것을 특징으로 하는 콘택트홀/스루홀의 형성방법.
  4. 제 1 항에 있어서,
    (g) 상기 금속층을 제거하지 않으며 상기 유전체층의 홀을 충전하도록 전기전도성 플러그를 형성시키는 단계를 더 포함하며;
    상기 하부구조의 하부 전기전도체는 상기 플러그를 통하여 상기 유전체층에 형성된 상부 전기전도체에 전기접속되고; 그리고
    남아 있는 금속층은 상기 상부 전기전도체의 일부로서 역할을 하는 것을 특징으로 하는 콘택트홀/스루홀의 형성방법.
  5. (a) 하부 전기전도층을 가지고 있는 반도체하부구조에 유전체층을 형성시키는 단계;
    (b) 상기 유전체층에 제 1 금속층을 형성시키는 단계;
    (c) 콘택트홀/스루홀을 위한 패턴을 가지고 있는 레지스트필름을 상기 금속층에 형성시키는 단계;
    (d) 상기 제 1 금속층을 관통하도록 홀패턴을 형성시키기 위하여 상기 레지스트필름의 패턴을 상기 제 1 금속층으로 전달하도록 마스크로서 상기 패턴 레지스트필름을 사용하여 상기 제 1 금속층을 선택적으로 에칭하는 단계;
    (e) 상기 에칭 제 1 금속층으로부터 상기 패턴 레지스트필름을 제거하는 단계;
    (f) 상기 제 1 금속층의 상기 홀패턴에서 상기 유전체층과 접촉되어 있는 제 2 금속층을 상기 에칭 제 1 금속층에 형성시키는 단계;
    (g) 상기 제 1 금속층의 홀패턴에서 남아 있는 제 2 금속층으로 금속측벽을 형성하기 위한 이방성 에칭공정에 의해서 상기 제 2 금속층을 선택적으로 에칭하는 단계; 및
    (h) 상기 유전체층을 관통하고 상기 하부 전기전도층으로 연장하도록 콘택트홀/스루홀을 형성시키기 위하여 상기 금속측벽의 홀패턴을 상기 유전체층으로 전달하도록 마스크로서 상기 에칭 제 1 금속층과 상기 금속측벽을 사용하여 상기 유전체층을 선택적으로 에칭하는 단계로 이루어지며;
    상기 제1 금속층과 상기 금속측벽은 에칭단계 (h) 동안 상기 유전체층에 대하여 충분한 에칭선택성을 가지고 있는 마스크로서 역할을 하고; 그리고
    상기 콘택트홀/스루홀은 상기 제 1 금속층과 상기 금속측벽이 상기 에칭단계 (h) 동안 에칭작용으로 인하여 초기두께에 대한 두께감소가 거의 없게하면서 형성되는 것을 특징으로 하는 콘택트홀/스루홀의 형성방법.
  6. 제 5 항에 있어서,
    (i) 상기 단계 (h) 뒤에 상기 금속층을 제거하는 단계; 및
    (j) 상기 유전체층의 홀을 충전시키도록 전기전도성 플러그를 형성시키는 단계를 더 포함하며;
    상기 하부구조의 하부 전기전도체는 상기 플러그를 통하여 상기 유전체층에 형성된 상부 전기전도체에 전기접속되는 것을 특징으로 하는 콘택트홀/스루홀의 형성방법.
  7. 제 6 항에 있어서, 상기 제 1 금속층을 제거하는 단계 (i) 는 상기 유전체층 및 노출된 하부구조에 대하여 양호한 에칭선택성을 가지고 있는 부식액을 사용하는 습식 에칭공정에 의해서 실시되는 것을 특징으로 하는 콘택트홀/스루홀의 형성방법.
  8. 제 5 항에 있어서,
    (k) 상기 금속층을 제거하지 않으며 상기 유전체층의 홀을 충전하도록 전기전도성 플러그를 형성시키는 단계를 더 포함하며;
    상기 하부구조의 하부 전기전도체는 상기 플러그를 통하여 상기 유전체층에 형성된 상부 전기전도체에 전기접속되고; 그리고
    남아 있는 금속층은 상기 상부 전기전도체의 일부로서 역할을 하는 것을 특징으로 하는 콘택트홀/스루홀의 형성방법.
KR1019970047962A 1996-09-20 1997-09-20 콘택트홀/스루홀의형성방법 KR100277377B1 (ko)

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