JP3424210B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に接続孔に対するプラグ部の密着性を
高め、低抵抗コンタクトを実現する半導体装置の構成
と、その加工工程においてレジスト・マスクの開口不良
やエッチング形状不良を招かない製造方法に関する。

【０００２】

【従来の技術】近年のＶＬＳＩ，ＵＬＳＩ等にみられる
ように半導体装置の高集積化および高性能化が進展する
にしたがい、デバイス・チップ上では配線部分の占める
割合が増大する傾向にある。これに伴うチップ面積の大
幅な拡大を防止するために、多層配線が今や必須の技術
となっている。従来の配線形成方法としては、アルミニ
ウム系の金属薄膜等をスパッタリング法により形成する
のが一般的であった。しかし、上述のように配線の多層
化が進行し、その結果として基体の表面段差や接続孔の
アスペクト比が増大している状況下では、スパッタリン
グ法のステップ・カバレージの不足に起因する上層配線
と下層配線との間の接続不良が、すでに深刻な問題とな
っている。

【０００３】そこで近年、ＣＶＤ法によりタングステン
（Ｗ），モリブデン（Ｍｏ），タンタル（Ｔａ）等の高
融点金属で接続孔を埋め込み、接続孔の内部にプラグを
形成する技術が提案されている。このＣＶＤ法は、金属
フッ化物や有機金属化合物等のガスを接続孔の底面に露
出した下層配線材料により還元しながら、この接続孔の
内部にのみ選択的に金属層を成長させる選択ＣＶＤ法、
およびウェハの全面に金属層または合金層を厚く成長さ
せるブランケットＣＶＤ（Ｂｌｋ−ＣＶＤ）法の２方法
に大別される。Ｂｌｋ−ＣＶＤ法では通常、成膜後にエ
ッチバックを行うことにより最終的に接続孔の内部にプ
ラグを形成する。

【０００４】これらの方法には、それぞれ一長一短があ
る。しかし、選択ＣＶＤ法に関しては安定した選択性の
確保、ネイルヘッドと呼ばれる過剰成長部のエッチバッ
クの制御性の確保等、製造ラインヘ適用する前に解決し
なければならない問題が多く、現状ではＢｌｋ−ＣＶＤ
法の方が実用化に近いと考えられている。Ｂｌｋ−ＣＶ
Ｄ法に関して最もよく研究されている金属はタングステ
ン（Ｗ）であり、この方法によるＷ膜の成膜をブランケ
ット・タングステン（Ｂｌｋ−Ｗ）法と呼ぶこともあ
る。

【０００５】Ｂｌｋ−Ｗ法により形成されたＷ層（以
下、Ｂｌｋ−Ｗ層と称する。）を用いた従来の一般的な
プラグの形成プロセスを、図４および図５を参照しなが
ら説明する。両図の参照符号は共通である。まず、図４
（ａ）に示されるように、層間絶縁膜１１中に埋め込ま
れた下層配線層１２に臨むビアホールを開口するため、
該層間絶縁膜１１上にレジスト・パターン１３を形成す
る。このレジスト・パターン１３は、ビアホール・パタ
ーンにしたがった開口部１４を有している。

【０００６】次に、図４（ｂ）に示されるように、上記
開口部１４内に表出した層間絶縁膜１１をエッチングし
て下層配線層１２に至るビアホール１５を開口し、さら
に図４（ｃ）に示されるように、レジスト・パターン１
３を除去した後、ウェハの全面に密着層１６を被着させ
る。この密着層１６は、後工程で形成されるＷプラグと
層間絶縁膜１１との密着性を確保するために必要な層で
あり、典型的にはＴｉ，ＴｉＮ，ＴｉＯＮ等のチタン系
材料をスパッタ成膜することにより形成される。

【０００７】さらに、図４（ｄ）に示されるように、上
記ビアホール１５を埋め込むごとく、ウェハの全面にＢ
ｌｋ−Ｗ層１７を堆積させる。

【０００８】次に、図５（ｅ）に示されるように、Ｂｌ
ｋ−Ｗ層１７をエッチバックする。このエッチバック
は、ウェハ表面に密着層１６が露出したところで終了
し、これにより接続孔１５の内部にＷプラグ１７ｐが残
された状態となる。ここで、添字ｐは、プラグ部の構成
要素であることを示し、以下の明細書中でもこの表記を
用いる。

【０００９】さらに、図５（ｆ）に示されるようにウェ
ハ表面に露出した密着層１６をエッチバックする。これ
により、密着層１６は密着層プラグ１６ｐとしてビアホ
ール１５の内部にのみ残される。最後に、ウェハの全面
にたとえばＡｌ等の導電材料層をスパッタ成膜し、これ
をパターニングして 図５（ｇ）に示されるように上層
配線１８を形成する。

【００１０】

【発明が解決しようとする課題】しかしながら、上述の
プロセスはあくまでも各段階の加工が理想的に行われた
場合を述べたものであって、実際には様々な困難に遭遇
する。この困難の例として、（ｉ）レジスト・パターン
１３の開口不良、（ii) Ｗプラグ１７ｐの浸食、(iii)
密着層プラグ１６ｐの浸食について、図６ないし図８を
参照しながら順に説明する。なお、これら各図の参照符
号は共通である。

【００１１】まず、（ｉ）のレジスト・パターン１３の
開口不良は、接続孔の微細化に伴って生じてきた問題で
ある。接続孔の開口寸法が近年のように０．３５μｍあ
るいはそれ以下に縮小されると、接続孔のアスペクト比
が増大し、底部に現像残り等が発生し易くなる。この結
果、図６に示されるように、底面に層間絶縁膜１１が表
出しない開口不良１９が発生することがしばしばある。
しかも、この開口不良１９はエッチング開始前に検出す
ることが困難であり、ビアホールが形成されなかったこ
とで初めて気付かれるケースが多い。

【００１２】（ii) のＷプラグ１７ｐの浸食と（iii)の
密着層プラグ１６ｐの浸食は、共にローディング効果に
より生ずる現象である。まず、Ｂｌｋ−Ｗ層１７をエッ
チバックする際には、局部的なエッチング速度のバラつ
きを考慮して、通常５〜１０％程度のオーバーエッチン
グが行われる。しかしこのとき、Ｂｌｋ−Ｗ層１７が早
くエッチングされる領域では、密着層１６が露出した時
点でラジカル（典型的にはＦ^* ）が相対的に過剰となっ
てしまう。このラジカルは狭いビアホール１５内に集中
し、図７に示されるような浸食されたＷプラグ１７ｅｐ
が形成される原因となる。ここで、添字ｅｐは、浸食さ
れたプラグ（ｅｒｏｄｅｄ ｐｌｕｇ）であることを示
し、以下の明細書中でもこの表記を用いる。このときの
浸食は、Ｂｌｋ−Ｗ層１７の結晶成長の境界（シーム）
に沿って進行し、図示されるように大きな凹部の形成と
なって現れる場合が多い。

【００１３】次に、密着層１６用に最適化された条件で
これをエッチバックすると、今度は層間絶縁膜１１の表
面が露出した時点でラジカル（典型的にはＣｌ^* ）が過
剰となり、これがビアホール１５内に埋め込まれた密着
層プラグ１６ｐのわずかな露出面に集中する。この結
果、図８に示されるように、大きく浸食された密着層プ
ラグ１６ｅｐが形成されてしまう。

【００１４】このように、被エッチング材料層の面積の
減少に伴ってラジカルが相対的に過剰となり、急激にエ
ッチング速度が上昇してしまうローディング効果は、エ
ッチバック・プロセスにおいてある程度避けては通れな
い問題である。これを解決するためには、上述のような
問題を生じない新しいコンタクト構造を提案することが
有効である。

【００１５】そこで本発明は、上述の諸問題に対応する
ために、接続孔に対するプラグ部の密着性を高め、低抵
抗コンタクトを実現する半導体装置の構成と、その加工
工程においてレジスト・パターンの開口不良やエッチン
グ形状不良等を招かない製造方法を提供することを目的
とする。

【００１６】

【課題を解決するための手段】本発明者は、上述の目的
を達成するためのコンタクト構造について検討を行い、
（ａ）密着層を用いる場合には、これだけを別個にエッ
チングしなくても良い構造を、また（ｂ）密着層を用い
ない場合には、プラグ材料層と上層配線との接触面積を
大きくする構造を採用する方針を立てた。

【００１７】本発明の半導体装置は、上述の方針にした
がって提案されるものであり、上層配線層と、層間絶縁
膜と、下層配線層と、前記上層配線層から前記層間絶縁
層の厚さ方向にわたって開口されて前記下層配線層に臨
む接続孔と、前記接続孔内から前記上層配線層の上表面
に亘って堆積された密着層と、前記接続孔の内部に前記
密着層の高さまで略平坦に埋め込まれるプラグ材料層と
で構成されている。

【００１８】本発明はまた、具体例のひとつとして上述
の方針（ａ）にしたがった半導体装置を提案するもので
あり、前記プラグ材料層を前記接続孔を実質的に埋め込
む導電材料層と、該導電材料層と前記層間絶縁膜との間
の密着性を高めるために前記接続孔の内壁面を被覆して
形成される導電性の密着層から構成し、該密着層を前記
上層配線層の上表面へ延在させるものである。

【００１９】本発明はまた、具体例のひとつとして上述
の方針（ｂ）にしたがった半導体装置を提案するもので
あり、前記プラグ材料層を単一組成の導電材料層とし、
この導電材料層で前記接続孔を埋め込むと共にこれを前
記上層配線層の上表面へも延在させるものである。

【００２０】本発明はまた、上述の方針（ａ）にしたが
ったハント゛応対装置の製造方法を提案するものであり、層
間絶縁膜上に接続孔の開口部位に対応する開口部を有す
る上層配線層を形成する工程と、前記上層配線層をマス
クとして前記開口部内に表出する層間絶縁膜をエッチン
グすることにより、該上層配線層と該層間絶縁膜の厚さ
方向にわたって開口され下層配線層に臨む接続孔を形成
する工程と、前記上層配線層の上配線層の上表面および
前記接続孔の内壁を被覆するごとく導電性の密着層を形
成する工程と、前記接続孔の内部にのみ前記密着層の高
さまで略平坦に導電材料層を埋め込む工程と、前記密着
層と前記上層配線層とを共通パターンにてパターンニン
グする工程とを有するものである。

【００２１】本発明はまた、上記方針（ｂ）にしたがっ
た半導体装置の製造方法を提案するものであり、層間絶
縁膜上に接続孔の開口部位に対応する開口部を有する上
層配線層を形成する工程と、前記上層配線層の表面を酸
化処理し、エッチング耐性の高い不動態化層を形成する
工程と、前記上層配線層をマスクとして前記開口部内に
表出する層間絶縁膜をエッチングすることにより、該上
層配線層と該層間絶縁膜との厚さ方向にわたって開口さ
れ下層配線層に臨む接続孔を形成する工程と、前記上層
配線層を被覆すると共に前記接続孔を略平坦に埋め込む
導電性材料を形成する工程と、前記導電材料と前記上層
配線層とを共通パターンにてパターンニングする工程と
を有することを特徴とするものである。

【００２２】本発明はまた、これらの製造方法のいずれ
かにおいて、層間絶縁膜上に接続孔の開口予定部位を遮
蔽するレジスト・パターンを形成した後、基体の全面に
不連続的な上層配線層を被着させ、該レジスト・パター
ンをその上に被着された上層配線層と共に除去すること
により前記上層配線層の開口部を形成するものである。

【００２３】本発明はまた、前記上層配線層をアルミニ
ウム系材料層により構成し、前記レジスト・パターンの
除去を酸素系プラズマを用いたアッシングで行うことに
より、前記上層配線層の表面を酸化してそのエッチング
耐性を高めるものである。

【００２４】

【作用】接続孔に埋め込まれるプラグが密着性を確保し
なければならない相手は、層間絶縁膜の一般的な構成材
料であるＳｉＯ_x である。しかし、接続孔の側壁面の一
部がプラグとの密着性に優れる何らかの材料層により構
成されていれば、従来のように密着層で層間絶縁膜の全
面を被覆する必要はない。さらに、この材料層との接触
面積が十分に大きくとれる様であれば、密着層そのもの
も省略することができる。

【００２５】本発明はこのような発想にもとづき、プラ
グとの密着性に優れる材料層として上層配線層を用いる
ことをポイントとする。つまり、下層配線層に臨んで層
間絶縁膜に開口される従来一般的な意味における接続孔
とは異なり、本発明で形成される接続孔は、上層配線を
も貫いた構造を有する。したがって、かかる接続孔をプ
ラグ材料層で平坦に埋め込めば、この時点で下層配線層
と上層配線層との電気的接続が完成するわけである。こ
のとき、本発明における接続孔は従来の接続孔よりも深
く、また開口端の部分でプラグ材料層に対して高い密着
性が保証されるため、接続孔の内部でプラグが剥離する
虞れがなくなる。

【００２６】しかも、本発明の場合、上記プラグ材料層
の少なくとも一部が上層配線層の上表面へ延在されてい
る。したがって、接続孔に埋め込まれるプラグ材料層と
上層配線層との接触面積が大きくなり、コンタクト抵抗
を低減させることができる。

【００２７】ここで、上層配線層の上表面へ延在される
プラグ材料層は、密着層である場合と、接続孔を埋め込
む導電材料層そのものである場合とがある。前者は、前
述の方針（ａ）にしたがう半導体装置であり、後者は方
針（ｂ）にしたがうものである。方針（ａ）にしたがっ
て密着層が上層配線上へ延在される場合には、後工程で
上層配線層をパターニングする際に、この密着層が同時
にパターニングされることになる。つまり、密着層のみ
をエッチバックする工程が不要となる。一方、方針
（ｂ）にしたがって接続孔を埋め込む導電材料層が上層
配線層の上表面へ延在される場合には、基本的に密着層
が不要であり、またこの導電材料層を接続孔の開口端付
近までエッチバックする工程が不要となる。もちろん、
後工程で上層配線層をパターニングする際には、この導
電材料層が同時にパターニングされる。

【００２８】いずれの場合にも、上層配線層のパターニ
ング時には当然のことながら接続孔の直上部はエッチン
グ・マスクで被覆されるため、接続孔の内部でプラグ部
が浸食されることは有り得ない。

【００２９】ところで、上述のような上層配線層と層間
絶縁膜の双方にわたる接続孔を形成するために、本発明
では層間絶縁膜をエッチングするための新しい技術とし
て、上層配線層のパターンをエッチング・マスクとして
用いる技術を提案する。これは、上層配線層への接続孔
開口プロセスとも関連する事項である。本発明における
接続孔は、上層配線層と層間絶縁膜に対するエッチング
条件を途中で切り換えれば、勿論、ごく普通に共通のレ
ジスト・パターンを用いて形成することができる。しか
し、レジスト・パターンに微細な接続孔を開口する際に
は前述のような開口不良の問題があるため、本発明では
この問題も同時に解決するプロセスを提案する。具体的
には、接続孔の開口予定部位を最初にレジスト・パター
ンで塞いでおき、基体の全面に不連続的な上層配線層を
被着させた後、このレジスト・パターンを除去して接続
孔に対応する開口部を形成するのである。半導体集積回
路における接続孔パターンは孤立パターンであるから、
ＳＥＭ（走査型電子顕微鏡）観察等を行えばパターン形
成の成否は容易に判定できる。

【００３０】なお、上層配線層をエッチング・マスクと
して用いるためには、該上層配線層が層間絶縁膜に対し
て十分に高いエッチング耐性を有していなければならな
い。本発明では、上層配線層としてアルミニウム（Ａ
ｌ）系材料層を用い、接続孔の開口予定部位を塞ぐレジ
スト・パターンの除去を、酸素系プラズマを用いたアッ
シングにより行う。このアッシング時に、Ａｌ系材料層
の表面は酸化により生成した緻密なＡｌ_x Ｏ_y （典型的
にはＡｌ₂ Ｏ₃ ）の被膜により不動態化される。これに
より、上層配線層をマスクとした層間絶縁膜のドライエ
ッチングという新しい発想の微細加工が可能となる。

【００３１】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００３２】実施例１ 本実施例は、前述の方針（ａ）にしたがい、ＴｉＮ密着
層のみをＡｌ上層配線層の上表面へ延在させた半導体装
置を構成した例である。この構成例および製造プロセス
を、図１および図２を参照しながら説明する。まず、本
実施例で構成された半導体装置の模式的断面図を図２
（ｈ）に示す。この半導体装置において、ＳｉＯ₂ 層間
絶縁膜１上に形成されたＡｌ上層配線パターン４ｃとＳ
ｉＯ₂ 層間絶縁膜１内に埋め込まれたポリシリコン等か
らなる下層配線層２との間の電気的接続は、該ＳｉＯ₂
層間絶縁膜１と該Ａｌ上層配線パターン４ｃの双方を貫
くビアホール７内に埋め込まれたＴｉＮ密着層パターン
８ｃとタングステン（Ｗ）プラグ９ｐにより達成されて
いる。

【００３３】ここで、上記ビアホール７は、上層配線パ
ターン８ｃにもともと形成されていた開口部５と、これ
に連続して形成されたＳｉＯ₂ 層間絶縁膜１の開口部６
とから構成される部分である。つまり、上記ビアホール
７は従来の一般的な意味の接続孔（開口部６に相当）に
比べて深いため、その内壁面とＷプラグ９ｐとの接触面
積が大きくなり、該Ｗプラグ９ｐを剥離させることなく
堅固に保持することができる。

【００３４】また、上記ＴｉＮ密着層パターン８ａは、
ビアホール７の内壁面からＡｌ上層配線パターン４ｃの
上表面にかけて延在されている。従来の一般的なコンタ
クト構造では、密着層は接続孔の内部からＳｉＯ₂ 層間
絶縁膜の上表面へかけて形成されるが、本発明では延在
部分がＡｌ上層配線パターン４ｃの上へ露出されてい
る。密着層は当然のことながら導電材料層であるから、
この延在部分を上層配線の一部として用いることができ
るわけである。これにより、ビアホール７に埋め込まれ
る導電材料層とＡｌ上層配線配線パターン４ｃとの接触
面積が大きくなり、コンタクト抵抗を低減させることが
できる。

【００３５】次に、この半導体装置の製造プロセスにつ
いて説明する。まず、図１（ａ）に示されるように、ウ
ェハ上のＳｉＯ₂ 層間絶縁膜１上であって該ＳｉＯ₂ 層
間絶縁膜１に埋め込まれる下層配線層２に臨む位置にレ
ジスト・パターン３を形成した。このレジスト・パター
ン３は、一例としてポジ型フォトレジスト材料を用い、
ホール・パターンのＣＡＤデータをそのまま用いて作成
したフォトマスクを介してフォトリソグラフィを行い、
さらに現像処理を行って形成したものである。

【００３６】次に、図１（ｂ）に示されるように、ウェ
ハの全面に不連続なＡｌ上層配線層４を被着形成した。
このときの成膜は、ＳｉＯ₂ 層間絶縁膜１の上表面のＡ
ｌ上層配線層４ａとレジスト・パターン３の上表面のＡ
ｌ上層配線層４ｂとが互いに分断されるよう、ステップ
・カバレッジ（段差被覆性）に比較的劣る方法で、かつ
両者を連続させない程度の膜厚に行うことが必要であ
る。ここでは、スパッタリング法を採用した。

【００３７】次に、Ｏ₂ プラズマ・アッシングを行い、
図１（ｃ）に示されるように上記レジスト・パターン３
を除去した。これに伴って、レジスト・パターン３上に
被着されたＡｌ上層配線層４ｂも除去され、またレジス
ト・パターン３が存在していた部分には、ホール・パタ
ーンに倣った開口部５が形成された。またこのとき、Ａ
ｌ上層配線層４ａの表面が酸化され、図示されない不動
態化層が形成された。この不動態化層は、Ａｌ₂ Ｏ₃ を
主体とする層であり、次工程のエッチングにおいてＡｌ
上層配線層４ａのエッチング耐性を向上させる役割を果
たす。

【００３８】次に、上記開口部５内に表出したＳｉＯ₂
層間絶縁膜１をフルオロカーボン系のエッチング・ガス
を用いてエッチングし、図１（ｄ）に示されるように、
開口部６を形成した。この開口部６と上述のＡｌ上層配
線層４ａの開口部５とが一体となってビアホール７を構
成する。

【００３９】次に、Ａｌ上層配線層４ａの表面に形成さ
れた絶縁性物質を除去するため、一例としてＡｒ等の不
活性ガスを用いて軽くスパッタリングを行った。このス
パッタリングにより、Ａｌ上層配線層４ａの表面の図示
されない不動態化層、および上記エッチング中に生成し
たＡｌＦ_x （フッ化アルミニウム）等を除去した。続い
て図２（ｅ）に示されるように、基体の全面にたとえば
スパッタリング法によりＴｉＮ密着層８を成膜した。

【００４０】さらに、通常のＢｌｋ−ＣＶＤ法により、
図２（ｆ）に示されるように、上記のビアホール７を埋
め込むと共にウェハの全面を被覆するＢｌｋ−Ｗ層９を
成膜した。

【００４１】次に、フッ素系ガスを用いて上記Ｂｌｋ−
Ｗ層９をエッチバックし、図２（ｇ）に示されるよう
に、ビアホール７の内部をＷプラグ９ｐで埋め込んだ。
ここで、上記エッチバックは基本的にはＴｉＮ密着層８
が露出するまで行うのであるが、このＴｉＮ密着層８は
最終的に上層配線の構成要素として一部残されるため、
従来プロセスほど厳密なオーバーエッチングが必要とさ
れない。したがって、Ｗプラグ９ｐの浸食を防止し易く
なる。

【００４２】次に、ウェハの全面にレジスト塗膜を形成
し、フォトリソグラフィおよび現像処理により少なくと
も上記ビアホール７の直上を被覆する図示されないレジ
スト・パターンを形成した。さらに、このレジスト・パ
ターンを介し、塩素系エッチング・ガスを用いて上記Ｔ
ｉＮ密着層８およびＡｌ上層配線層４ａをエッチング
し、図２（ｈ）に示されるように、ＴｉＮ密着層パター
ン８ａおよびＡｌ上層配線パターン４ｃを形成し、本実
施例の半導体装置を完成した。この時のプロセス上のメ
リットとしては、密着層と上層配線とを同一工程でパタ
ーニングできること、およびビアホール７の開口端がレ
ジスト・パターンに被覆されているので、プラグ部の浸
食が起こらないこと、およびＴｉＮ密着層が上記レジス
ト・パターンを形成するためのフォトリソグラフィにお
いて反射防止膜の役割を果たすこと、等が挙げられる。

【００４３】実施例２ 本実施例は、前述の方針（ｂ）にしたがい、密着層を用
いず、Ｂｌｋ−Ｗ層でプラグ部を形成すると共にこれを
上層配線層の上表面へも延在させた半導体装置を構成し
た例である。この構成例および製造プロセスを、図３を
参照しながら説明する。なお、図３の参照符号は図１お
よび図２と一部共通である。

【００４４】まず、本実施例で構成された半導体装置の
模式的断面図を図３（ｃ）に示す。この半導体装置にお
いて、ＳｉＯ₂ 層間絶縁膜１と上層配線パターン４ｃの
双方を貫くビアホール７内にＷプラグ９ｐが埋め込まれ
ている点は実施例１と同じであるが、本実施例ではＴｉ
Ｎ密着層が用いられていない。その代わり、Ｗプラグ９
ｐの延長としてＢｌｋ−Ｗ層パターン９ａがＡｌ上層配
線パターン４ｃの上表面に延在されている。つまり、Ａ
ｌ上層配線パターン４ｃとＷ層との接触面積を大きく確
保することにより、プラグの十分な密着性を得ているわ
けである。また、密着層が用いられていないことで、コ
ンタクト抵抗も低減されている。

【００４５】次に、この半導体装置の製造プロセスにつ
いて説明する。この製造プロセス中、ビアホール７を形
成する工程までは、実施例１において図１を参照しなが
ら説明したとおりである。本実施例では次に、図３
（ａ）に示されるように、ウェハの全面にＢｌｋ−Ｗ層
９を形成した。

【００４６】次に、図３（ｂ）に示されるように、上記
Ｂｌｋ−Ｗ層９の厚さ方向の一部をフッ素系ガスを用い
てエッチバックした。さらに、上記ビアホール７の少な
くとも直上を被覆する図示されないレジスト・パターン
を形成し、このレジスト・パターンを介して上記Ｂｌｋ
−Ｗ層９とＡｌ上層配線層４ａをエッチングすることに
より、Ｂｌｋ−Ｗ層パターン９ａおよびＡｌ上層配線パ
ターン４ｃを形成した。なお、上記エッチングは途中で
エッチング条件を切り換えて行うことが必要であり、Ｂ
ｌｋ−Ｗ層９のエッチングはフッ素系ガス、Ａｌ上層配
線層４ａのエッチングは塩素系ガスを用いて行う。

【００４７】以上、本発明を２例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、はじめにホール・パターンに
倣ってＳｉＯ₂ 層間絶縁膜１上に形成されるレジスト・
パターン３は、上述のようなポジ型フォトレジスト材料
ではなく、ネガ型フォトレジスト材料を用いて形成する
ことも、勿論可能である。ただし、この場合はＣＡＤの
ホール・パターンの反転データにもとづいて作成したフ
ォトマスクを介して選択露光を行う必要がある。

【００４８】実施例２では、Ｂｌｋ−Ｗ層９をある程度
厚く堆積させた後にエッチバックを行ったが、Ｂｌｋ−
ＣＶＤの実施過程で初めから図３（ｂ）に示されるよう
な薄い堆積状態が達成できれば、敢えてエッチバックを
行う必要はない。この他、ウェハを構成する各材料層の
種類、パターンの形状、成膜やエッチングの方法等が適
宜変更可能であることは、言うまでもない。

【００４９】

【発明の効果】以上の説明からも明らかなように、本発
明の半導体装置はＳｉＯ_２層間絶縁膜と上層配線層の双
方にわたって開口される接続口とを有し、この中に埋め
込まれるプラグの密着性を高めると共に、上層配線層と
プラグとの接触面積を従来タイプよりも拡大することに
よりコンタクト抵抗の低減化に成功している。また上層
配線層の上表面を酸化処理して耐エッチング特性を向上
させると共にこれをマスクとして使用できるようにし、
エッチング時の侵食を防止できる。このように新しいプ
ロセス工程を構築できる。また、製法上は密着層やＢｌ
ｋ−ＷＣＶＤ法により製膜された導電材料層を上層配線
層と共通パターンにてエッチングすることができるた
め、密着層のみをエッチバックする工程や、Ｂｌｋ−Ｗ
層等を過剰にオーバーエッチングする工程が不要とな
る。したがって、接続孔内部のプラグ部が浸食される虞
がなく、半導体装置の信頼性および歩留りが大幅に改善
される。

【００５０】さらに本発明は、レジスト・パターンにお
ける微細なホール・パターンの開口不良を防止するため
に、ホール・パターンに倣ったレジスト・パターンを利
用して上層配線層を所定の形状に形成する方法を採用し
ている。このため、次工程として上層配線層をマスクと
したＳｉＯ₂ 層間絶縁膜のエッチングという、新しい概
念のドライエッチング方法を含んでおり、様々な応用分
野が期待できる。

【図面の簡単な説明】

【図１】本発明を適用した半導体装置の製造プロセス例
をその工程順にしたがって示す模式的断面図であり、
（ａ）はＳｉＯ₂ 層間絶縁膜上にホール・パターンに倣
ったレジスト・パターンを形成した状態、（ｂ）はウェ
ハの全面に不連続なＡｌ上層配線層を成膜した状態、
（ｃ）はレジスト・パターンを除去し、Ａｌ上層配線層
に開口部を形成した状態、（ｄ）はこの開口部内に表出
したＳｉＯ₂ 層間絶縁膜をエッチングして下層配線層に
臨むビアホールを開口した状態をそれぞれ表す。

【図２】図１の製造プロセスの続きを示す模式的断面図
であり、（ｅ）はウェハの全面に薄くＴｉＮ密着層を成
膜した状態、（ｆ）はウェハの全面に厚くＢｌｋ−Ｗ層
を堆積した状態、（ｇ）はこのＢｌｋ−Ｗ層をエッチバ
ックしてＷプラグを形成した状態、（ｈ）はＴｉＮ密着
層とＡｌ上層配線層を同時にパターニングした状態をそ
れぞれ表す。

【図３】本発明を適用した他の半導体装置の製造プロセ
ス例を図１の続きとして示す模式的断面図であり、
（ａ）はウェハの全面に厚くＢｌｋ−Ｗ層を堆積した状
態、（ｂ）はこのＢｌｋ−Ｗ層の厚さ方向の一部をエッ
チバックした状態、（ｃ）はＢｌｋ−Ｗ層とＡｌ上層配
線層とを共通パターンにてエッチングした状態をそれぞ
れ表す。

【図４】従来の理想的なプラグ形成プロセスをその工程
順にしたがって示す模式的断面図であり、（ａ）はＳｉ
Ｏ₂ 層間絶縁膜上にレジスト・パターンを形成した状
態、（ｂ）は上記レジスト・パターンをマスクとしてＳ
ｉＯ₂ 層間絶縁膜をエッチングし、下層配線層に臨むビ
アホールを形成した状態、（ｃ）はレジスト・パターン
を除去し、ウェハの全面に密着層を成膜した状態、
（ｄ）はウェハの全面に厚くＢｌｋ−Ｗ層を堆積した状
態をそれぞれ表す。

【図５】図４のプロセスの続きを示す模式的断面図であ
り、（ｅ）は上記Ｂｌｋ−Ｗ層をエッチバックしてＷプ
ラグを形成した状態、（ｆ）は密着層をエッチバックし
た状態、（ｇ）は上層配線を形成した状態をそれぞれ表
す。

【図６】従来のレジスト・パターンの形成工程におい
て、ホール・パターンの開口不良が生じた状態を示す模
式的断面図である。

【図７】従来のＢｌｋ−Ｗ層のエッチバック工程におい
て、Ｗプラグの浸食が生じた状態を示す模式的断面図で
ある。

【図８】従来の密着層のエッチバック工程において、密
着層プラグの浸食が生じた状態を示す模式的断面図であ
る。

【符号の説明】

１ ・・・ＳｉＯ₂ 層間絶縁膜 ２ ・・・下層配線層 ３ ・・・レジスト・パターン ４，４ａ，４ｂ・・・Ａｌ上層配線層 ４ｃ ・・・Ａｌ上層配線パターン ５ ・・・（Ａｌ上層配線層の）開口部 ６ ・・・（ＳｉＯ₂ 層間絶縁膜の）開口部 ７ ・・・ビアホール ８ ・・・ＴｉＮ密着層 ８ａ ・・・ＴｉＮ密着層パターン ９ ・・・Ｂｌｋ−Ｗ層 ９ａ ・・・Ｂｌｋ−Ｗ層パターン ９ｐ ・・・Ｗプラグ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 上層配線層と、 層間絶縁膜と、 下層配線層と、 前記上層配線層から前記層間絶縁層の厚さ方向にわたっ
   て開口されて前記下層配線層に臨む接続孔と、 前記接続孔内から前記上層配線層の上表面に亘って堆積
   された密着層と、 前記接続孔の内部に前記密着層の高さまで略平坦に埋め
   込まれるプラグ材料層とで構成されたことを特徴とする
   半導体装置。
2. 【請求項２】 層間絶縁膜上に接続孔の開口部位に対応
   する開口部を有する上層配線層を形成する工程と、 前記上層配線層をマスクとして前記開口部内に表出する
   層間絶縁膜をエッチングすることにより、前記上層配線
   層と前記層間絶縁膜の厚さ方向に亘って開口され下層配
   線層に臨む接続孔を形成する工程と、 前記上層配線層の上配線層の上表面および前記接続孔の
   内壁を被覆するごとく導電性の密着層を形成する工程
   と、 前記接続孔の内部にのみ前記密着層の高さまで略平坦に
   導電材料層を埋め込む工程と、 前記密着層と前記上層配線層とを共通パターンにてパタ
   ーンニングする工程とを有することを特徴とする半導体
   装置の製造方法。
3. 【請求項３】 層間絶縁膜上に接続孔の開口部位に対応
   する開口部を有する上層配線層を形成する工程と、前記 上層配線層の表面を酸化処理し、エッチング耐性の
   高い不動態化層を形成する工程と、 前記上層配線層をマスクとして前記開口部内に表出する
   層間絶縁膜をエッチングすることにより、該上層配線層
   と該層間絶縁膜との厚さ方向にわたって開口され下層配
   線層に臨む接続孔を形成する工程と、 前記上層配線層を被覆すると共に前記接続孔を略平坦に
   埋め込む導電性材料を形成する工程と、 前記導電材料と前記上層配線層とを共通パターンにてパ
   ターンニングする工程とを有することを特徴とする半導
   体装置の製造方法。
4. 【請求項４】 前記上層配線層の開口部は、層間絶縁膜
   上に接続孔の開口予定部位を遮蔽するレジスト・パター
   ンを形成した後、基体の全面に不連続的な上層配線層を
   被着させ、該レジスト・パターンをその上に被着された
   上層配線層とともに除去することにより形成されること
   を特緒とする請求項２記載の半導体装置の製造方法。
5. 【請求項５】 前記上層配線層をアルミニウム系材料層
   により構成し、前記レジスト・パターンの除去を酸素系
   プラズマを用いたアッシングで行うことにより、前記上
   層配線層の表面を酸化してそのエッチング耐性を高める
   ことを特徴とする請求項４記載の半導体装置の製造方
   法。