JPH11274297A - 多層配線層の形成方法及び多層配線層 - Google Patents
多層配線層の形成方法及び多層配線層Info
- Publication number
- JPH11274297A JPH11274297A JP7556998A JP7556998A JPH11274297A JP H11274297 A JPH11274297 A JP H11274297A JP 7556998 A JP7556998 A JP 7556998A JP 7556998 A JP7556998 A JP 7556998A JP H11274297 A JPH11274297 A JP H11274297A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- forming
- insulating film
- layer
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ビアホール形成時にアライメントずれが生じ
ても、下層配線層の周辺部に存在する絶縁膜や基板等を
オーバーエッチングせず、溝を発生させない多層配線層
の形成方法を提供する。 【解決手段】 (i) 基板１上に形成された下層配線層２
に、後工程におけるビアホール形成時に層間絶縁膜４に
対するエッチングストッパーとなるサイドウォールスペ
ーサ３を形成し、(ii)前記下層配線層及びサイドウォー
ルスペーサを含む基板上に層間絶縁膜を形成し、(iii)
前記下層配線層上の層間絶縁膜にビアホール５を形成
し、(iv)該ビアホール上に上層配線層７を形成すること
からなる多層配線層の形成方法。
ても、下層配線層の周辺部に存在する絶縁膜や基板等を
オーバーエッチングせず、溝を発生させない多層配線層
の形成方法を提供する。 【解決手段】 (i) 基板１上に形成された下層配線層２
に、後工程におけるビアホール形成時に層間絶縁膜４に
対するエッチングストッパーとなるサイドウォールスペ
ーサ３を形成し、(ii)前記下層配線層及びサイドウォー
ルスペーサを含む基板上に層間絶縁膜を形成し、(iii)
前記下層配線層上の層間絶縁膜にビアホール５を形成
し、(iv)該ビアホール上に上層配線層７を形成すること
からなる多層配線層の形成方法。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線層の形成
方法及び多層配線層に関し、ことに半導体集積回路に使
用され、下層配線層と上部配線層とがビアホールを介し
て接続されてなる多層配線層の形成方法及び多層配線層
に関する。
方法及び多層配線層に関し、ことに半導体集積回路に使
用され、下層配線層と上部配線層とがビアホールを介し
て接続されてなる多層配線層の形成方法及び多層配線層
に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従来
から、集積回路の分野において、層間絶縁膜の上下に存
在する上層配線層と下層配線層とをコンタクトホールを
介して電気的に接続する多層配線層が用いられている。
近年の集積回路のさらなる高集積化は、このような多層
配線層を密集させ、上下各配線層の線幅を細くしてい
る。配線層の細線化は、下層配線層上にコンタクトホー
ルを形成して上層配線層と接続する際のアライメントマ
ージンを減少させるため、アライメントずれの発生をも
たらす。
から、集積回路の分野において、層間絶縁膜の上下に存
在する上層配線層と下層配線層とをコンタクトホールを
介して電気的に接続する多層配線層が用いられている。
近年の集積回路のさらなる高集積化は、このような多層
配線層を密集させ、上下各配線層の線幅を細くしてい
る。配線層の細線化は、下層配線層上にコンタクトホー
ルを形成して上層配線層と接続する際のアライメントマ
ージンを減少させるため、アライメントずれの発生をも
たらす。
【０００３】例えば、層間絶縁膜１４にコンタクトホー
ル１０を形成する際にアライメントずれが発生した場合
には、図２に示したように、下層配線層１１の周辺、つ
まり半導体基板１２表面にトレンチ１３を生じさせると
いう問題がある。また、図３に示したように、その後層
間絶縁膜２４上に上部配線層２５を形成する際に、上層
配線層２５の部分的な細線化や断線を生じさせることと
なる。
ル１０を形成する際にアライメントずれが発生した場合
には、図２に示したように、下層配線層１１の周辺、つ
まり半導体基板１２表面にトレンチ１３を生じさせると
いう問題がある。また、図３に示したように、その後層
間絶縁膜２４上に上部配線層２５を形成する際に、上層
配線層２５の部分的な細線化や断線を生じさせることと
なる。
【０００４】これに対して、下層配線層上にバリア層を
形成することにより、エッチングにおける選択比を利用
して、アライメントずれが生じた場合でも、下層配線層
の周辺部分のオーバーエッチングによる溝の発生を防止
する方法が提案されている（特開平８−１４８４９９号
公報）。この方法を、図４（ａ）〜（ｈ）に示す。
形成することにより、エッチングにおける選択比を利用
して、アライメントずれが生じた場合でも、下層配線層
の周辺部分のオーバーエッチングによる溝の発生を防止
する方法が提案されている（特開平８−１４８４９９号
公報）。この方法を、図４（ａ）〜（ｈ）に示す。
【０００５】まず、シリコン基板３１上に下層配線層３
２を形成した後、基板３１上全面にＳｉＯ2 膜による下
地絶縁膜３３を形成し、この下地絶縁膜３３をＣＭＰ法
により平坦化し、さらにＳｉＮ膜により中間絶縁膜３
４、ＳｉＯ2 膜による層間絶縁膜３５を形成する（図４
（ａ））。さらに、層間絶縁膜３５上に所望のパターン
を有するレジスト膜３６を形成し（図４（ｂ））、この
レジスト膜３６をマスクと、中間絶縁膜３４に対して層
間絶縁膜３５がエッチングされやすい条件で層間絶縁膜
３５をエッチングし（図４（ｃ））、続いて下地絶縁膜
３３に対して中間絶縁膜３４がエッチングされやすい条
件で中間絶縁膜３４ををエッチングする（図４
（ｄ））。
２を形成した後、基板３１上全面にＳｉＯ2 膜による下
地絶縁膜３３を形成し、この下地絶縁膜３３をＣＭＰ法
により平坦化し、さらにＳｉＮ膜により中間絶縁膜３
４、ＳｉＯ2 膜による層間絶縁膜３５を形成する（図４
（ａ））。さらに、層間絶縁膜３５上に所望のパターン
を有するレジスト膜３６を形成し（図４（ｂ））、この
レジスト膜３６をマスクと、中間絶縁膜３４に対して層
間絶縁膜３５がエッチングされやすい条件で層間絶縁膜
３５をエッチングし（図４（ｃ））、続いて下地絶縁膜
３３に対して中間絶縁膜３４がエッチングされやすい条
件で中間絶縁膜３４ををエッチングする（図４
（ｄ））。
【０００６】このようなエッチング方法により、下層配
線層３２の端部周辺の下地絶縁膜３３のオーバーエッチ
ングが防止される。しかし、この方法では、バリア層と
なる中間絶縁膜３５の積層工程等の工程が増加し、ひい
ては製造コストの増加をもたらすという問題がある。ま
た、上記方法は、中間絶縁膜３５のエッチングレートの
差を利用するものであるが、やはり下層配線層周辺の下
地絶縁膜３３の溝の発生を完全に防止することができな
いという課題が残る。
線層３２の端部周辺の下地絶縁膜３３のオーバーエッチ
ングが防止される。しかし、この方法では、バリア層と
なる中間絶縁膜３５の積層工程等の工程が増加し、ひい
ては製造コストの増加をもたらすという問題がある。ま
た、上記方法は、中間絶縁膜３５のエッチングレートの
差を利用するものであるが、やはり下層配線層周辺の下
地絶縁膜３３の溝の発生を完全に防止することができな
いという課題が残る。
【０００７】
【課題を解決するための手段】本発明によれば、(i) 基
板上に形成された下層配線層に、後工程におけるビアホ
ール形成時に層間絶縁膜に対するエッチングストッパー
となるサイドウォールスペーサを形成し、(ii)前記下層
配線層及びサイドウォールスペーサを含む基板上に層間
絶縁膜を形成し、(iii) 前記下層配線層上の層間絶縁膜
にビアホールを形成し、(iv)該ビアホール上に上層配線
層を形成することからなる多層配線層の形成方法が提供
される。
板上に形成された下層配線層に、後工程におけるビアホ
ール形成時に層間絶縁膜に対するエッチングストッパー
となるサイドウォールスペーサを形成し、(ii)前記下層
配線層及びサイドウォールスペーサを含む基板上に層間
絶縁膜を形成し、(iii) 前記下層配線層上の層間絶縁膜
にビアホールを形成し、(iv)該ビアホール上に上層配線
層を形成することからなる多層配線層の形成方法が提供
される。
【０００８】また、本発明によれば、下層配線層と上層
配線層とがビアホールを介して接続されてなり、少なく
とも前記下層配線層の側壁にＳｉＮ又はＡｌ2 Ｏ3 から
なるサイドウォールスペーサを有してなる多層配線層が
提供される。
配線層とがビアホールを介して接続されてなり、少なく
とも前記下層配線層の側壁にＳｉＮ又はＡｌ2 Ｏ3 から
なるサイドウォールスペーサを有してなる多層配線層が
提供される。
【０００９】
【発明の実施の形態】本発明の多層配線層の形成方法に
おいて、工程(i) で使用される基板は、通常基板として
使用されるものであれば特に限定されず、シリコン、ゲ
ルマニウム等の半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等
の化合物半導体基板、樹脂やガラス等の絶縁性基板のい
ずれでもよい。また、この基板の上には、トランジスタ
やキャパシタ等の所望の素子又は回路や、絶縁膜、配線
層、層間絶縁膜又はそれらが組み合わせられて形成され
ていてもよい。
おいて、工程(i) で使用される基板は、通常基板として
使用されるものであれば特に限定されず、シリコン、ゲ
ルマニウム等の半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等
の化合物半導体基板、樹脂やガラス等の絶縁性基板のい
ずれでもよい。また、この基板の上には、トランジスタ
やキャパシタ等の所望の素子又は回路や、絶縁膜、配線
層、層間絶縁膜又はそれらが組み合わせられて形成され
ていてもよい。
【００１０】下層配線層は、配線層として機能する層で
あれば特に限定されるものではなく、例えば、トランジ
スタやキャパシタの電極、これらの接続のために形成さ
れた導電層等が挙げられる。下層配線層の材料、膜厚、
線幅等は特に限定されず、通常使用される範囲のものが
挙げられる。例えば、ポリシリコン、シリサイド、ポリ
サイド、Ｗ、Ｔａ、Ｔｉ等の高融点金属、Ａｌ、Ｃｕ、
Ａｇ、Ｐｔ、Ａｕ等、膜厚１００〜５０００μｍ程度、
線幅０．１〜５μｍ程度が挙げられる。
あれば特に限定されるものではなく、例えば、トランジ
スタやキャパシタの電極、これらの接続のために形成さ
れた導電層等が挙げられる。下層配線層の材料、膜厚、
線幅等は特に限定されず、通常使用される範囲のものが
挙げられる。例えば、ポリシリコン、シリサイド、ポリ
サイド、Ｗ、Ｔａ、Ｔｉ等の高融点金属、Ａｌ、Ｃｕ、
Ａｇ、Ｐｔ、Ａｕ等、膜厚１００〜５０００μｍ程度、
線幅０．１〜５μｍ程度が挙げられる。
【００１１】下層配線層に形成されるサイドウォールス
ペーサは、後工程におけるビアホール形成時に、後述す
る層間絶縁膜に対するエッチングストッパーとなり得る
ものである。ここで、エッチングストッパーとは、層間
絶縁膜のエッチングの完了の検知を容易にすることによ
り、エッチング工程を終了させることができる機能を意
味する。具体的には、サイドウォールスペーサは、層間
絶縁膜のエッチング条件でエッチングをし続けた場合
に、エッチング速度を層間絶縁膜のエッチング速度に対
して遅くする材料で形成することが挙げられる。つま
り、同じエッチング条件でエッチングした場合の層間絶
縁膜に対するサイドウォールスペーサのエッチング比が
〜１：１０程度となる材料が挙げられる。具体的には、
サイドウォールスペーサの材料は、ＳｉＮ、Ａｌ2 Ｏ3
等の絶縁膜が挙げられる。
ペーサは、後工程におけるビアホール形成時に、後述す
る層間絶縁膜に対するエッチングストッパーとなり得る
ものである。ここで、エッチングストッパーとは、層間
絶縁膜のエッチングの完了の検知を容易にすることによ
り、エッチング工程を終了させることができる機能を意
味する。具体的には、サイドウォールスペーサは、層間
絶縁膜のエッチング条件でエッチングをし続けた場合
に、エッチング速度を層間絶縁膜のエッチング速度に対
して遅くする材料で形成することが挙げられる。つま
り、同じエッチング条件でエッチングした場合の層間絶
縁膜に対するサイドウォールスペーサのエッチング比が
〜１：１０程度となる材料が挙げられる。具体的には、
サイドウォールスペーサの材料は、ＳｉＮ、Ａｌ2 Ｏ3
等の絶縁膜が挙げられる。
【００１２】また、サイドウォールスペーサの幅は、後
述するビアホール形成時のアライメントマージンを確保
することができる幅であることが好ましい。例えば、
０．２５μｍのデザインルールによる製造技術では、ア
ライメントマージンが０．１μｍ程度以上が好ましいた
め、この程度以上の幅であることが好ましい。工程(ii)
において形成される層間絶縁膜は、絶縁性を確保できる
材料で形成されるのであれば特に限定されるものではな
く、例えば、ＳｉＯ2 、Ａｌ2 Ｏ3 等が挙げられる。こ
の際の膜厚は、例えば、５００ｎｍ〜１μｍ程度が挙げ
られる。
述するビアホール形成時のアライメントマージンを確保
することができる幅であることが好ましい。例えば、
０．２５μｍのデザインルールによる製造技術では、ア
ライメントマージンが０．１μｍ程度以上が好ましいた
め、この程度以上の幅であることが好ましい。工程(ii)
において形成される層間絶縁膜は、絶縁性を確保できる
材料で形成されるのであれば特に限定されるものではな
く、例えば、ＳｉＯ2 、Ａｌ2 Ｏ3 等が挙げられる。こ
の際の膜厚は、例えば、５００ｎｍ〜１μｍ程度が挙げ
られる。
【００１３】工程(iii) において下層配線層上の層間絶
縁膜にビアホールを形成する。この際のビアホールは、
コンタクトホールといわれるものも含まれる。ビアホー
ルの大きさ、深さ等は特に限定されるものではない。ビ
アホールを形成する方法としては、公知の方法、例えば
フォトリソグラフィ及びエッチング工程が挙げられる。
ここでのエッチングは、層間絶縁膜及びサイドウォール
スペーサの材料によっても異なるが、例えば、ウェット
エッチ法、ガスエッチ法、反応性エッチ法等種々の方法
が挙げられる。なかでも、選択比の観点から反応性エッ
チングが好ましい。
縁膜にビアホールを形成する。この際のビアホールは、
コンタクトホールといわれるものも含まれる。ビアホー
ルの大きさ、深さ等は特に限定されるものではない。ビ
アホールを形成する方法としては、公知の方法、例えば
フォトリソグラフィ及びエッチング工程が挙げられる。
ここでのエッチングは、層間絶縁膜及びサイドウォール
スペーサの材料によっても異なるが、例えば、ウェット
エッチ法、ガスエッチ法、反応性エッチ法等種々の方法
が挙げられる。なかでも、選択比の観点から反応性エッ
チングが好ましい。
【００１４】このようなビアホールの形成により、ビア
ホールが下層配線層上においてアライメントずれが生じ
て一部がサイドウォールスペーサ上にオーバーラップし
た場合でも、サイドウォールスペーサがビアホールのさ
らなる掘れを抑制し、下層配線層の周辺部の絶縁膜や基
板表面等をオーバーエッチして溝を形成することが防止
できる。
ホールが下層配線層上においてアライメントずれが生じ
て一部がサイドウォールスペーサ上にオーバーラップし
た場合でも、サイドウォールスペーサがビアホールのさ
らなる掘れを抑制し、下層配線層の周辺部の絶縁膜や基
板表面等をオーバーエッチして溝を形成することが防止
できる。
【００１５】工程(iv)において、ビアホール上に上層配
線層を形成する。ここでの上層配線層は、公知の材料に
より、公知の方法で形成することができる。なお、ビア
ホールには導電層からなる単一又は複数種のプラグ材料
が埋設されてもよいし、さらにバリアメタル等が形成さ
れていてもよい。以下、本発明の多層配線層の形成方法
の実施例を図面に基づいて説明する。
線層を形成する。ここでの上層配線層は、公知の材料に
より、公知の方法で形成することができる。なお、ビア
ホールには導電層からなる単一又は複数種のプラグ材料
が埋設されてもよいし、さらにバリアメタル等が形成さ
れていてもよい。以下、本発明の多層配線層の形成方法
の実施例を図面に基づいて説明する。
【００１６】まず、図１（ａ）に示したように、シリコ
ン基板１上に膜厚１μｍ程度のＡｌ−Ｃｕ膜を、スパッ
タ法により形成する。このＡｌ−Ｃｕ膜をフォトリソグ
ラフィ及びエッチング工程を用いて所望の形状にパター
ニングし、下層配線層２を形成する。続いて、これら下
層配線層２を含む基板１上に、スパッタリング法により
Ａｌ 2 Ｏ3 層３ａを積層する。この際のＡｌ2 Ｏ3 層３
ａの膜厚は、後工程で形成されるサイドウォールスペー
サの幅に基づいて決定する。ここでは、例えば、１００
ｎｍ程度の膜厚で形成する。
ン基板１上に膜厚１μｍ程度のＡｌ−Ｃｕ膜を、スパッ
タ法により形成する。このＡｌ−Ｃｕ膜をフォトリソグ
ラフィ及びエッチング工程を用いて所望の形状にパター
ニングし、下層配線層２を形成する。続いて、これら下
層配線層２を含む基板１上に、スパッタリング法により
Ａｌ 2 Ｏ3 層３ａを積層する。この際のＡｌ2 Ｏ3 層３
ａの膜厚は、後工程で形成されるサイドウォールスペー
サの幅に基づいて決定する。ここでは、例えば、１００
ｎｍ程度の膜厚で形成する。
【００１７】次いで、図１（ｂ）に示したように、ＢＣ
ｌ3 ガスを用いたエッチング法により、Ａｌ2 Ｏ3 層３
ａをエッチバックして下層配線層２の側壁にＡｌ2 Ｏ3
からなるサイドウォールスペーサ３を形成する。ここで
形成されるサイドウォールスペーサ３の幅は０．１μｍ
程度で形成することができる。つまり、このサイドウォ
ールスペーサの幅は、ミスアライメントの許容範囲、つ
まりアライメントマージンに対応するものであり、例え
ば、０．２５μｍのデザインルールによる製造技術で
は、アライメントマージンが０．１μｍ程度必要である
ため、その値に対応するものである。
ｌ3 ガスを用いたエッチング法により、Ａｌ2 Ｏ3 層３
ａをエッチバックして下層配線層２の側壁にＡｌ2 Ｏ3
からなるサイドウォールスペーサ３を形成する。ここで
形成されるサイドウォールスペーサ３の幅は０．１μｍ
程度で形成することができる。つまり、このサイドウォ
ールスペーサの幅は、ミスアライメントの許容範囲、つ
まりアライメントマージンに対応するものであり、例え
ば、０．２５μｍのデザインルールによる製造技術で
は、アライメントマージンが０．１μｍ程度必要である
ため、その値に対応するものである。
【００１８】その後、これら下層配線層２及びサイドウ
ォールスペーサ３上に、シランガス及び酸素ガスを使用
したＣＶＤ法により、ＳｉＯ2 からなる層間絶縁膜４を
膜厚２μｍ程度で積層し、ＣＭＰ法によりその表面を平
坦化する。続いて、図１（ｃ）に示したように、フォト
リソグラフィ及びＣＨＦ3 ガスを使用し、ＲＦパワーを
１００Ｗとした反応性エッチング法により、下層配線層
２上の層間絶縁膜にコンタクトホール５を形成する。こ
の際、ＳｉＯ2 ：Ａｌ2 Ｏ 3 の選択比は約１：７〜１０
であるため、コンタクトホール５のアライメントがずれ
て、その一部がサイドウォールスペーサ３上にオーバー
ラップした場合でも、サイドウォールスペーサ３をほと
んどエッチングすることなく、下層配線層２上面の位置
でコンタクトホールの形成を止めることができる。
ォールスペーサ３上に、シランガス及び酸素ガスを使用
したＣＶＤ法により、ＳｉＯ2 からなる層間絶縁膜４を
膜厚２μｍ程度で積層し、ＣＭＰ法によりその表面を平
坦化する。続いて、図１（ｃ）に示したように、フォト
リソグラフィ及びＣＨＦ3 ガスを使用し、ＲＦパワーを
１００Ｗとした反応性エッチング法により、下層配線層
２上の層間絶縁膜にコンタクトホール５を形成する。こ
の際、ＳｉＯ2 ：Ａｌ2 Ｏ 3 の選択比は約１：７〜１０
であるため、コンタクトホール５のアライメントがずれ
て、その一部がサイドウォールスペーサ３上にオーバー
ラップした場合でも、サイドウォールスペーサ３をほと
んどエッチングすることなく、下層配線層２上面の位置
でコンタクトホールの形成を止めることができる。
【００１９】次に、コンタクトホール５にコンタクトプ
ラグ６を埋設し、その後、層間絶縁膜４上に上層配線層
７を形成する。
ラグ６を埋設し、その後、層間絶縁膜４上に上層配線層
７を形成する。
【００２０】
【発明の効果】本発明の方法によれば、下層配線層に、
ビアホール形成時に層間絶縁膜に対するエッチングスト
ッパーとなるサイドウォールスペーサを形成するため、
ビアホール形成時にアライメントずれが生じても、下層
配線層の周辺部に存在する絶縁膜や基板等をオーバーエ
ッチングすることなく、溝の発生を防止することがで
き、接続について高い信頼性を有する多層配線層を形成
することが可能となる。
ビアホール形成時に層間絶縁膜に対するエッチングスト
ッパーとなるサイドウォールスペーサを形成するため、
ビアホール形成時にアライメントずれが生じても、下層
配線層の周辺部に存在する絶縁膜や基板等をオーバーエ
ッチングすることなく、溝の発生を防止することがで
き、接続について高い信頼性を有する多層配線層を形成
することが可能となる。
【００２１】また、サイドウォールスペーサにより、コ
ンタクトホール形成時のアライメントマージンを確保す
ることができるとともに、ビアホール形成時のエッチン
グの制御を容易にすることができる。
ンタクトホール形成時のアライメントマージンを確保す
ることができるとともに、ビアホール形成時のエッチン
グの制御を容易にすることができる。
【図１】本発明の多層配線層の形成方法を説明するため
の要部の概略製造工程図である。
の要部の概略製造工程図である。
【図２】従来の多層配線層の形成方法における問題点を
説明するための多層配線層の概略断面図である。
説明するための多層配線層の概略断面図である。
【図３】従来の他の多層配線層の形成方法における問題
点を説明するための多層配線層の概略断面図である。
点を説明するための多層配線層の概略断面図である。
【図４】従来のさらに他の多層配線層の形成方法を説明
するための要部の概略製造工程図である。
するための要部の概略製造工程図である。
１ 基板 ２ 下層配線層 ３ａ Ａｌ2 Ｏ3 膜 ３ サイドウォールスペーサ ４ 層間絶縁膜 ５ ビアホール ６ コンタクトプラグ ７ 上層配線層
Claims (4)
- 【請求項１】 (i) 基板上に形成された下層配線層に、
後工程におけるビアホール形成時に層間絶縁膜に対する
エッチングストッパーとなるサイドウォールスペーサを
形成し、 (ii)前記下層配線層及びサイドウォールスペーサを含む
基板上に層間絶縁膜を形成し、 (iii) 前記下層配線層上の層間絶縁膜にビアホールを形
成し、 (iv)該ビアホール上に上層配線層を形成することからな
る多層配線層の形成方法。 - 【請求項２】 サイドウォールスペーサが、層間絶縁膜
材料よりもエッチング速度が遅い材料で形成されてなる
請求項１記載の多層配線層の形成方法。 - 【請求項３】 サイドウォールスペーサが、ＳｉＮ又は
Ａｌ2 Ｏ3 、層間絶縁膜がＳｉＯ2 で形成されてなる請
求項２記載の多層配線層の形成方法。 - 【請求項４】 下層配線層と上層配線層とがビアホール
を介して接続されてなり、少なくとも前記下層配線層の
側壁にＳｉＮ又はＡｌ2 Ｏ3 からなるサイドウォールス
ペーサを有する多層配線層。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7556998A JPH11274297A (ja) | 1998-03-24 | 1998-03-24 | 多層配線層の形成方法及び多層配線層 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7556998A JPH11274297A (ja) | 1998-03-24 | 1998-03-24 | 多層配線層の形成方法及び多層配線層 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274297A true JPH11274297A (ja) | 1999-10-08 |
Family
ID=13579954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7556998A Pending JPH11274297A (ja) | 1998-03-24 | 1998-03-24 | 多層配線層の形成方法及び多層配線層 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274297A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002041381A1 (fr) * | 2000-11-17 | 2002-05-23 | Matsushita Electric Industrial Co.,Ltd. | Procede d'elaboration d'un dispositif semi-conducteur |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| JP2014140081A (ja) * | 1999-10-13 | 2014-07-31 | Sony Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-03-24 JP JP7556998A patent/JPH11274297A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014140081A (ja) * | 1999-10-13 | 2014-07-31 | Sony Corp | 半導体装置およびその製造方法 |
| WO2002041381A1 (fr) * | 2000-11-17 | 2002-05-23 | Matsushita Electric Industrial Co.,Ltd. | Procede d'elaboration d'un dispositif semi-conducteur |
| JP2002158221A (ja) * | 2000-11-17 | 2002-05-31 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7273820B2 (en) | 2000-11-17 | 2007-09-25 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US8343830B2 (en) | 2005-09-30 | 2013-01-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| US8680596B2 (en) | 2005-09-30 | 2014-03-25 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4790948B2 (ja) | 局部エッチング阻止物質層を有するビットラインスタッド上のビットラインランディングパッドと非境界コンタクトとを有する半導体素子及びその製造方法 | |
| KR20030048869A (ko) | 반도체 장치 및 그 형성방법 | |
| US20030013316A1 (en) | Method of forming wiring using a dual damascene process | |
| KR100450686B1 (ko) | 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법 | |
| JPH11186391A (ja) | 半導体装置およびその製造方法 | |
| KR19990062473A (ko) | 반도체장치 및 그 제조방법 | |
| JP3525788B2 (ja) | 半導体装置の製造方法 | |
| US5869393A (en) | Method for fabricating multi-level interconnection | |
| JPH11274297A (ja) | 多層配線層の形成方法及び多層配線層 | |
| KR100295054B1 (ko) | 다층금속배선을갖는반도체소자및그제조방법 | |
| KR100590205B1 (ko) | 반도체 장치의 배선 구조체 및 그 형성 방법 | |
| JP2948588B1 (ja) | 多層配線を有する半導体装置の製造方法 | |
| JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
| JPH0837181A (ja) | 半導体装置及びその製造方法 | |
| US6245667B1 (en) | Method of forming via | |
| KR100278274B1 (ko) | 반도체장치의스택콘택형성방법 | |
| KR20020086100A (ko) | 다층 배선의 콘택 형성 방법 | |
| JP2000208620A (ja) | 半導体装置の製造方法 | |
| JPH0997902A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100441252B1 (ko) | 반도체 배선 구조 및 그 형성 방법 | |
| JPH08306779A (ja) | 半導体装置の製造方法 | |
| KR100373706B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR100395907B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR101035598B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2002176098A (ja) | 多層配線構造を有する半導体装置の製造方法 |