KR100441252B1 - 반도체 배선 구조 및 그 형성 방법 - Google Patents

반도체 배선 구조 및 그 형성 방법 Download PDF

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Abstract

반도체 배선 구조를 형성할 때 오정렬될 지라도 하부 구조에 영향을 주지 않는 반도체 배선 구조 및 그 형성 방법을 제공한다. 상기 구조는 배선 패턴의 측벽을 덮는 스페이서를 구비하는 것을 특징으로 한다. 상기 스페이서는 배선을 1차 식각한 후 배선간에 확실한 절연을 위한 과도 식각 공정 전에, 상기 배선을 덮는 산화막을 형성한 후 식각하여 형성된다.

Description

반도체 배선 구조 및 그 형성 방법{Semiconductor interconnection structure and a method of forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로서, 좀 더 구체적으로 반도체 배선 구조 및 그 형성 방법에 관한 것이다.
반도체 소자는 트랜지스터, 저항 및 캐패시터 등으로 구성되며, 이러한 반도체 소자를 반도체 기판 상에 구현하는데 있어서 배선은 필수적으로 요구된다. 배선은 전기적인 신호를 전송시키는 역할을 하므로 전기적인 저항이 낮고 경제적이고 신뢰성이 높아야 한다.
반도체 소자가 고집적화 됨에 따라, 배선의 폭 및 두께는 점점 감소하고, 콘택홀의 크기도 감소한다. 또한, 다층 배선 구조가 사용된다. 최근에는 다층 배선을 형성 함에 있어서, 하부 배선 위에 콘택홀을 형성한 후 상부 배선층을 증착하면서 동시에 콘택홀을 채우는 배선 공정이 단순하기에 선호된다. 하지만, 배선의 패턴이 미세화 됨에 따라 공정 마진이 줄어들고, 그에 따라 패터닝 과정에서 도 1과 같이 오정렬(mis-alignment)이 발생할 가능성이 높아진다.
도 1은 종래 기술에서 오정렬된 반도체 배선 구조의 단면도를 나타낸다.
도 1을 참고하여, 반도체 기판(1) 상에 하부층간절연막(2)을 형성하고, 그 위에 차례로 적층된 제 1 확산 방지막 패턴(3), 제 1 도전막 패턴(5), 제 1 반사방지막 패턴(7)으로 이루어지는 하부배선(8)을 형성한다. 상기 하부배선(8)을 덮는 층간 절연막(9)을 적층한다. 상기 층간 절연막(9)을 패터닝하여 상기 하부배선(8)의 상부를 노출시키는 콘택홀(10)을 형성한다. 상기 콘택홀(10)이 형성된 상기 반도체 기판(1) 상의 전면에 제 2 확산 방지막을 적층하여 상기 콘택홀(10) 내부와 상기 층간 절연막(9)의 상부를 덮는다. 상기 제 2 확산 방지막이 형성된 상기 반도체 기판(1) 상의 전면에 알루미늄등으로 제 2 도전막을 적층하여 상기 콘택홀(10) 내부를 채우고 그 위에 제 2 반사 방지막과 캐핑막을 차례로 적층한다. 상기 캐핑막, 제 2 반사 방지막, 제 2 도전막을 차례로 식각하여, 상기 콘택홀(10)을 채우는 콘택 플러그와 상부배선을 이루는 제 2 도전막 패턴(13), 제 2 반사 방지막 패턴(15), 캐핑막 패턴(18)을 형성하여 배선 패턴(19)를 이룬다. 그리고, 상기 배선 패턴(19) 주변의 제 2 확산 방지막을 노출시킨다. 상기 노출된 제 2 확산 방지막과 상기 층간 절연막의 상부의 일부를 과도 식각(over-etch)으로 제거하여 상기상부 배선을 다른 배선과 격리시킨다.
상기 구조의 형성 방법에 있어서, 상기 제 2 도전막 패턴(13)을 형성할 때, 오정렬이 발생하면, 도 1과 같이 컨택 플러그의 상부의 일부가 노출될 수 있다. 이러한 상태에서 과도 식각을 진행하면, 상기 제 2 도전막 패턴을 이루는 알루미늄은 확산 방지막과 층간 절연막에 비해 식각률이 높아 도 1의 'E' 영역과 같이 리세스된 영역이 형성된다. 만약 오정렬이 심하여 컨택 플러그의 상부의 노출이 심하면 이러한 과도식각에 의해 상기 콘택 플러그는 끊어질 수 있으며, 상기 콘택 플러그가 끊어지지 않는다 하더라도 콘택 플러그 내에 보이드가 형성되어 반도체 소자의 신뢰성에 문제를 야기한다. 이러한 문제는 비단 배선 공정에서 뿐만 아니라, 배선을 형성할 때 오정렬 등이 발생하면 상기와 같이 하부 구조가 손상을 받을 수 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 오정렬등이 발생할 지라도 하부 구조에 영향을 주지 않는 반도체 배선 구조 및 그 형성 방법을 제공하는데 있다.
도 1은 종래 기술에서 오정렬된 반도체 배선 구조의 단면도를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 배선 구조의 단면도를 나타낸다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 배선 구조를 형성하는 방법을 나타내는 공정 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 배선 구조는 배선패턴의 측벽을 덮는 스페이서를 구비하는 것을 특징으로 한다.
좀 더 상세하게, 본 발명에 따른 반도체 배선 구조는 반도체 기판, 상기 반도체 기판 상에 형성된 층간절연막, 상기 층간절연막을 관통하는 콘택홀, 상기 층간 절연막 상에 배치되고 상기 콘택홀을 채우는 도전막 패턴 및 상기 도전막 패턴 상에 적층된 캐핑막 패턴으로 구성된 배선 패턴, 및 상기 배선 패턴의 측벽에 형성된 스페이서를 포함한다. 상기 반도체 배선 구조는 상기 층간 절연막과 상기 반도체 기판 사이에 개재되며 상기 도전막 패턴의 하부에 위치하는 도전부를 더 포함할 수 있다. 여기서, 상기 도전부는 하부 배선, 게이트 전극, 또는 불순물 영역일 수 있다. 상기 도전막 패턴과 상기 층간 절연막 사이 및 상기 스페이서와 상기 층간 절연막 사이에 확산 방지막 패턴이 개재될 수 있다. 상기 도전막 패턴과 상기 캐핑막 패턴 사이에 반사 방지막 패턴이 더 개재될 수 있다. 상기 캐핑막 패턴과 상기 스페이서는 PETEOS(plasma enhanced tetraethyl orthosilicate) 또는 SiON으로 이루어질수 있다. 상기 층간 절연막은 실리콘 산화막으로 이루어질 수 있다.
상기 반도체 배선 구조를 형성하는 방법은 다음과 같다. 먼저 반도체 기판 상에 층간 절연막을 형성한 후, 상기 층간 절연막을 관통하는 콘택홀을 형성한다. 상기 콘택홀을 갖는 반도체 기판의 전면 상에 상기 콘택홀을 채우는 도전막 및 캐핑막을 차례로 형성한다. 상기 캐핑막 및 상기 도전막을 예비적으로 패터닝하여 상기 콘택홀을 덮는 예비 배선 패턴을 형성하되, 상기 예비 패터닝 공정은 상기 층간 절연막의 상부면이 노출되기 전에 종료되도록 실시한다. 상기 예비 배선 패턴의 측벽 상에 스페이서를 형성한다. 상기 스페이서 및 상기 예비 배선 패턴을 식각 마스크로 사용하여 상기 층간 절연막 상에 잔존하는 도전막을 완전히 제거한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예로서 배선 공정을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 즉, 본 발명은 배선을 형성할 때 하부 구조에 손상을 미치는 것을 방지하는 공정에 적용될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 배선 구조의 단면도로서 배선 형성 과정 중에 오정렬된 경우를 나타낸다.
도 2를 참조하여, 반도체 기판(31) 상에 하부 층간절연막(32)을 적층하고, 그 위에 제 1 확산 방지막 패턴(33), 제 1 도전막 패턴(35), 제 1 반사방지막 패턴(37)이 차례로 적층되어 하부 배선(38)을 구성한다. 상기 하부 배선(38)을 덮는 층간 절연막(39)이 존재하며, 상기 층간 절연막(39)을 관통하며 상기 하부배선의 상부를 노출시키는 콘택홀(40)이 존재한다. 상기 층간 절연막(39) 상에 배치되고 상기 콘택홀(40)을 채우는 제 2 도전막 패턴(44)과 그 위에 차례로 적층된 제 2 반사 방지막 패턴(46)과 캐핑막 패턴(48)이 배선 패턴(49)을 구성한다. 상기 배선 패턴(49)의 측벽에 스페이서(51)가 위치한다. 상기 제 2 도전막 패턴(44)과 상기 층간 절연막(39) 사이, 상기 제 2 도전막 패턴(44)과 상기 하부 배선(38) 사이, 및 상기 스페이서(51)와 상기 층간 절연막(39) 사이에 제 2 확산 방지막 패턴(42)이개재될 수 있다.
상기 구조에 있어서, 상기 배선 패턴(49)의 하부 구조가 상기 스페이서(51)에 의해 보호 받으므로 오정렬될 지라도 도 1의 'E'와 같은 과도식각된 영역이 존재하지 않는다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따라 도 2의 반도체 배선 구조를 형성하는 방법을 나타내는 공정 단면도들이다.
도 3a를 참조하여, 반도체 기판(31) 상에 하부층간절연막(32)을 적층하고, 그위에 제 1 확산 방지막 패턴(33), 제 1 도전막 패턴(35), 제 1 반사방지막 패턴(37)을 차례로 형성하여 하부배선(38)을 구성한다. 상기 하부 배선(38)을 덮는 층간 절연막(39)을 적층한다. 상기 층간 절연막(39)을 패터닝하여 상기 하부배선(38)의 상부를 노출시키는 콘택홀(40)을 형성한다.
도 3b를 참조하여, 상기 콘택홀(40)이 형성된 상기 반도체 기판(31) 상의 전면에 제 2 확산 방지막(41)을 적층하여 상기 콘택홀(40) 내부와 상기 층간 절연막(39)의 상부를 덮는다. 상기 제 2 확산 방지막(41)이 형성된 상기 반도체 기판(31) 상의 전면에 제 2 도전막(43)을 적층하여 상기 콘택홀(40) 내부를 채우고 그 위에 제 2 반사 방지막(45)과 캐핑막(47)을 차례로 적층한다.
확산 방지막(33, 41)은 Ti/TiN의 이중막으로 구성되며, 도전막(35, 43)은 알루미늄 또는 텅스텐으로 형성한다. 반사방지막(37, 45)은 TiN의 단일막 또는 Ti/TiN의 이중막으로 구성된다. 상기 하부 층간 절연막(32)과 층간 절연막(39)은 실리콘 산화막으로 형성할 수 있으며 바람직하게는 PETEOS, HDP(High densityplasma) 산화막, 또는 SOG막으로 형성할 수 있다.
도 3c를 참조하여, 상기 캐핑막(47), 제 2 반사 방지막(45), 제 2 도전막(43)을 차례로 건식 식각하여 상기 콘택홀(40)을 채우는 제 2 도전막 패턴(44), 제 2 반사 방지막 패턴(46), 캐핑막 패턴(48)을 형성하여 배선 패턴(49)을 구성한다. 그리고 상기 배선 패턴(49) 주변의 상기 제 2 확산 방지막(41)을 노출시킨다. 이때, 염소 계열의 식각 가스를 이용하며 바람직하게는 Cl2또는 BCl3를 이용한다. 상기 식각 공정에서 상기 제 2 확산 방지막(41)은 식각 저지막의 기능을 하며, EPD(End-point detection) 방식을 이용하여 상기 식각 공정을 진행한다.
도 3d 및 도 3e를 참조하여 상기 배선 패턴(49)이 형성된 반도체 기판 상의 전면에 산화막(50)을 적층한 후 건식 식각 또는 에치 백 공정을 진행하여 상기 상부 배선의 측벽을 덮는 스페이서(51)를 형성하고 상기 제 2 확산 방지막(41)을 노출시킨다. 이때에도 상기 제 2 확산 방지막(41)은 식각 저지막의 기능을 한다. 또한 EPD 방식을 사용하여 상기 식각 공정을 진행한다.
상기 캐핑막(47)과 산화막(50)은 같은 종류의 산화막 계열 또는 질화막 계열로 형성하는 것이 바람직하며 더욱 바람직하게는 PETEOS 또는 SiON으로 형성할 수 있다.
상기 상부 배선을 주변의 다른 배선들과 완전히 격리시키기 위해 상기 캐핑막 패턴(48)과 상기 스페이서(51)를 식각 마스크로 하여 상기 노출된 제 2 확산 방지막(41)을 식각하여 도 2와 같은 반도체 배선 구조를 형성한다. 이때, 상기 캐핑막 패턴(48)과 스페이서(50)를 식각 마스크로 제 2 확산 방지막(41)을 식각하므로, 상기 캐핑막 패턴(48)과 스페이서(50)는 제 2 확산 방지막(41)에 대해 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다.
상기 구조에 따르면, 반도체 배선 구조를 형성할 때 오정렬될지라도 상기 배선 패턴의 측벽을 덮는 상기 스페이서가 하부 구조를 보호하므로 종래와 같이 하부 구조가 손상되지 않는다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 층간절연막;
    상기 층간절연막을 관통하는 콘택홀;
    상기 층간 절연막 상에 배치되고, 상기 콘택홀을 채우는 도전막 패턴 및 상기 도전막 패턴 상에 적층된 캐핑막 패턴으로 구성된 배선 패턴; 및
    상기 배선 패턴의 측벽에 형성된 스페이서를 포함하는 반도체 배선 구조.
  2. 제 1 항에 있어서,
    상기 층간 절연막과 상기 반도체 기판 사이에 개재되며 상기 도전막 패턴의 하부에 위치하는 도전부를 더 포함하는 것을 특징으로 하는 반도체 배선 구조.
  3. 제 2 항에 있어서,
    상기 도전부는 하부 배선, 게이트 전극, 또는 불순물 영역인 것을 특징으로 하는 반도체 배선 구조.
  4. 제 1 항에 있어서,
    상기 도전막 패턴과 상기 층간 절연막 사이 및 상기 스페이서와 상기 층간 절연막 사이에 개재된 확산 방지막 패턴을 더 구비하는 것을 특징으로 하는 반도체배선 구조.
  5. 제 1 항에 있어서,
    상기 도전막 패턴과 상기 캐핑막 패턴 사이에 개재된 반사 방지막 패턴을 더 구비하는 것을 특징으로 하는 반도체 배선 구조.
  6. 제 1 항에 있어서,
    상기 캐핑막 패턴과 상기 스페이서는 PETEOS(plasma enhanced tetraethyl orthosilicate) 또는 SiON으로 이루어지는 것을 특징으로 하는 반도체 배선 구조.
  7. 제 1 항에 있어서,
    상기 층간 절연막은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 배선 구조.
  8. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀을 갖는 반도체 기판의 전면 상에 상기 콘택홀을 채우는 도전막 및 캐핑막을 차례로 형성하는 단계;
    상기 캐핑막 및 상기 도전막을 예비적으로 패터닝하여 상기 콘택홀을 덮는 예비 배선 패턴을 형성하되, 상기 예비 패터닝 공정은 상기 층간 절연막의 상부면이 노출되기 전에 종료되도록 실시하는 단계;
    상기 예비 배선 패턴의 측벽 상에 스페이서를 형성하는 단계; 및
    상기 스페이서 및 상기 예비 배선 패턴을 식각 마스크로 사용하여 상기 층간 절연막 상에 잔존하는 도전막을 완전히 제거하는 단계를 포함하는 반도체 배선 구조의 형성 방법.
  9. 제 8 항에 있어서,
    상기 캐핑막 패턴과 상기 스페이서는 PETEOS(plasma enhanced tetraethyl orthosilicate) 또는 SiON으로 이루어지는 것을 특징으로 하는 반도체 배선 구조의 형성 방법.
  10. 제 8 항에 있어서,
    상기 층간 절연막은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 배선 구조의 형성 방법.
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