KR100468697B1 - 다마신비트라인을구비하는반도체장치및그제조방법 - Google Patents

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Abstract

본 발명은 다마신 비트라인을 구비하는 반도체 장치 및 그 제조방법에 관해 개시한다. 반도체 기판상에 트랜치를 구비하는 층간절연막을 형성한다. 상기 결과물 전면에 원하는 두께로 절연막을 형성한다. 이후, 상기 트랜치에 콘택홀을 형성하고, 상기 콘택홀에 도전층을 채운 뒤 결과물을 평탄화하여 다마신 비트라인을 형성한다. 상기 절연막의 두께에 의해 상기 도전층, 즉 비트라인을 노출시키는 비어홀 형성을 위한 콘택마진이 정해진다. 결과적으로 상기 절연막은 상기 비어홀을 형성하는 과정에서 미스 얼라인에 대한 콘택마진을 증가시킨다. 또한, 상기 트랜치가 형성되면 그 사이즈는 한정되므로, 상기 절연막의 형성두께를 조절하여 사진공정의 한계를 넘어서는 선폭을 갖는 비트라인을 형성할 수 있다.

Description

다마신 비트라인을 구비하는 반도체 장치 및 그 제조방법{Apparatus comprising damascene bit lines and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 다마신(damascene) 비트라인을 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
다마신 공정은 절연막에 형성하고자하는 배선 모양으로 일정한 깊이를 갖는 트랜치를 먼저 형성한 후, 상기 트랜치에 도전성 물질층을 채워서 원하는 모양의 배선을 형성하는 방법이다. 이러한 다마신 공정은 비트라인을 형성하는데 주로 적용된다.
그런데, 반도체 장치가 고집적화됨에 따라 비트라인을 더욱 미세하게 패터닝할 필요가 있는데, 지금까지의 방법으로는 더 이상 비트라인을 미세하게 패터닝하기가 어렵게 되었다. 이에 따라 제시된 방법이 반사방지막(Anti-Reflective Layer)을 이용하는 방법이다. 구체적으로, 다마신 공정으로 비트라인이 형성되는 층간절연막 상에 반사 방지막을 형성한다. 이어서, 상기 층간절연막에 다마신 비트라인을 형성한다. 그런데, 이 방법은 상기 다마신 비트라인을 형성한 후 상기 반사방지막을 제거해야 하므로 공정이 복잡해지는 문제가 있다.
뿐만 아니라 상기 다마신 비트라인 형성 후 진행되는 상기 비트라인 상에 비어홀을 형성하는 공정에서 정렬마진 부족으로 인해 상기 비트라인을 감싸는 층간절연막이 노출되어 식각되는 결과를 초래한다.
이러한 결과는 도 1을 참조하면, 쉽게 알 수 있다. 도 1은 종래 기술에 의한 다마신 비트라인을 구비하는 반도체 장치의 제조방법과 그에 따른 문제점을 나타낸 단면도이다.
구체적으로, 반도체기판(10) 상에 폴리실리콘층(14), 텅스텐 실리사이드층(WSi)(16)으로 이루어지는 게이트 전극(17)과 상기 게이트 전극(17) 상에 게이트 보호막(18)을 형성한다. 상기 게이트전극(17)과 게이트 보호막(18)의 측면에 스페이서(20)를 형성한다. 이어서, 상기 결과물 전면에 제1 산화막(22)을 형성하고, 상기 제1 산화막(22)에 트랜치를 형성하고, 상기 트랜치에 콘택홀(24)을 형성한다. 상기 콘택홀(24)에 텅스텐층(26)을 형성한다. 상기 텅스텐층(26)은 다마신 비트라인이다. 이와 같이 다마신 비트라인을 형성한 후, 상기 결과물 전면에 제2 산화막(28)을 형성하고, 제2 산화막(28)에 상기 텅스텐층(26)을 노출시키는 비어홀(30)을 형성한다.
그런데, 종래 기술에 의한 반도체 장치의 제조방법은 반도체 장치가 고집적화될 경우, 도 1에서 볼 수 있는 바와 같이, 상기 비어홀 콘택을 위한 정렬마진에 여유가 없다. 따라서, 상기 비어홀 콘택이 상기 비트라인을 조금이라도 벗어나는 경우, 제1 층간절연막이 식각되는 결과를 초래한다(32).
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 해소하기 위한 것으로서, 공정을 단순화할 수 있고 비트라인에 콘택하기 위한 비어홀의 정렬 마진을 크게 할 수 있는 다마신 비트라인을 포함하는 반도체 장치를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 다마신 비트라인을 포함하는 반도체 장치의 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 제1 층간절연막, 상기 제1 층간절연막에 형성된 트랜치, 상기 트랜치에 형성된 콘택홀, 상기 콘택홀과 트랜치를 채운 도전층, 상기 도전층과 상기 트랜치 내면 사이에 스페이서를 포함하는 다마신 비트라인을 구비하는 반도체 장치를 제공한다.
여기서, 상기 층간절연막은 산화막이고, 상기 도전층 및 비트라인 스페이서는 각각 텅스텐층 및 질화막(SiN)이다.
상기 결과물 상에 상기 도전층이 노출되는 비어홀을 포함하는 층간절연막이 더 구비되어 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음 단계를 포함하는 반도체 장치의 제조공정중 다마신 비트라인 형성방법을 제공한다.
(a) 반도체 기판 상에 제1 층간절연막을 형성한다. (b) 상기 제1 층간절연막에 트랜치를 형성한다. (c) 상기 트랜치가 형성된 제1 층간절연막의 전면에 절연막을 형성한다. (d) 상기 트랜치에 비트라인 콘택홀을 형성한다. (e) 상기 콘택홀을 채우는 도전층을 상기 트랜치에 채운다.
상기 결과물 전면에 제2 층간절연막을 형성하고, 상기 제2 층간절연막에 상기 도전층을 노출시키는 비어홀을 형성한다.
상기 도전층은 텅스텐층으로 형성한다. 그리고 상기 절연막은 질화막으로 형성한다.
상기 콘택홀은 상기 절연막과 제1 층간절연막을 제1 에쳔트를 사용하여 식각함으로써 형성된다.
상기 제1 에쳔트로서 상기 절연막과 제1 층간절연막에 대해 식각선택비가 동등한 에쳔트, 예컨대 C/F비가 낮은 플루오르 카본계 가스에 알곤가스(Ar)와 산소가스(O2)를 첨가한 에쳔트를 사용한다.
여기서, 상기 C/F비가 낮은 플루오르 카본계 가스는 CF4 및 CHF3로 이루어진 군중 선택된 어느 하나를 사용한다.
또한, 상기 비어홀은 제2 에쳔트를 사용하여 상기 제2 층간절연막을 식각함으로써 형성된다. 이때, 상기 제2 에쳔트는 상기 질화막에 대해 식각 선택비가 높은 에쳔트, 예컨대 C/F비가 높은 플루오르 카본계 가스에 알곤가스(Ar)와 산소가스(O2)를 첨가한 에쳔트를 사용한다.
여기서, 상기 C/F비가 높은 플루오르 카본계 가스는 C4F8, C3H8 및 CH3F, CO로 이루어진 군중 선택된 어느 하나를 사용한다.
본 발명은 다마신 비트라인을 구비하는 반도체 장치 및 그 제조방법에 관한 것으로서, 반도체 기판상에 트랜치를 구비하는 층간절연막을 형성한 다음, 상기 트랜치에 비트라인 콘택마진을 결정하는 절연막을 형성한다. 이후, 상기 트랜치에 콘택홀을 형성하고, 상기 콘택홀에 도전층을 채워서 비트라인을 형성한다. 이때, 상기 절연막은 상기 도전층과 트랜치사이에서 비트라인 스페이서 역할을 한다. 상기 절연막의 두께에 의해 상기 도전층, 즉 비트라인을 노출시키기 위한 비어홀 형성공정의 콘택마진이 결정된다. 이와 같이, 본 발명에 의한 다마신 비트라인을 구비하는 반도체 장치는 비트라인과 트랜치 사이의 절연막의 두께를 조절함으로써 상기 콘택마진을 조절하는 것이 가능하다. 따라서, 상기 비어홀을 형성하는 과정에서 마스크의 정렬이 어느 정도 미스 얼라인 되더라도 상기 층간절연막이 식각되는 것을 방지할 수 있다. 뿐만 아니라, 상기 트랜치가 형성되면 그 사이즈 한정되므로, 상기 트랜치내에 형성하는 상기 절연막의 두께를 조절하여 사진공정으로 형성할 수 있는 선폭보다 작은 선폭을 갖는 비트라인을 형성할 수 있다. 곧, 사진공정의 한계를 넘어서는 선폭을 갖는 비트라인을 형성할 수 있다.
이하, 본 발명의 실시예에 의한 다마신 비트라인을 구비하는 반도체 장치 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 잇으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과정되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.
상기 첨부된 도면들 중, 도 2 내지 도 7은 본 발명의 실시예에 의한 반도체 장치의 제조공정중 다마신 비트라인 형성방법을 단계별로 나타낸 단면도들이다.
먼저, 도 7를 참조하여 본 발명의 실시예에 의한 다마신 비트라인을 구비하는 반도체 장치를 설명한다.
구체적으로, 반도체 기판(40) 상에 게이트 적층물(49)이 있고, 그 측면을 게이트 스페이서(50)가 감싸고 있다. 상기 게이트 적층물(49)은 게이트 전극을 구성하는 순차적으로 형성된 게이트 도전층(44)과 게이트 실리사이드층(46) 및 상기 게이트 전극의 윗 부분을 보호하기 위한 보호막(48)으로 구성되어 있다. 상기 게이트 도전층(44)과 게이트 실리사이드층(46)은 각각 폴리실리콘층과 텅스텐 실리사이드층이다. 상기 게이트 적층물(49)과 반도체 기판(40) 사이에 게이트 산화막(42)이 존재한다. 도시하지는 않았지만, 상기 게이트 적층물(49)을 중심으로 상기 반도체 기판(40)의 좌, 우에 도전성 불순물이 주입된 불순물층들이 형성되어 있다. 상기 불순물층들중 하나는 소오스 영역이고, 나머지는 드레인 영역이 된다. 이렇게 트랜지스터가 형성된 반도체 기판(40) 상에 제1 층간절연막(52)이 덮혀 있다. 상기 제1 층간절연막(52)은 산화막이다. 상기 제1 층간 절연막(52)의 상층부에 소정의 깊이로 트랜치(54)가 형성되어 있다. 상기 트랜치(54) 바닥에 상기 게이트 적층물 사이의 반도체 기판(40)을 노출시키는 비트라인 콘택홀(58)이 형성되어 있다. 상기 트랜치(54)에 상기 비트라인 콘택홀(58)을 채운 도전층 패턴(60)이 채워져 있다. 상기 도전층 패턴(60)은 텅스텐층으로서 비트라인이다. 상기 도전층 패턴(60)의 단면은 도면에서 볼 수 있듯이 영문 티(T) 형이다. 하지만, 상기 도전층 패턴(60)의 상기 트랜치(54)내에 존재하는 부분의 둘레를 감싸는 절연막 패턴(56a)이 상기 트랜치 내면과 상기 도전층 패턴(60) 사이에 존재한다. 따라서, 상기 절연막 패턴(56a)은 상기 트랜치(54) 내면과 상기 도전층 패턴(60) 사이에서 스페이서 역할을 한다. 상기 도전층 패턴(60)이 비트라인인 점을 감안할 때, 상기 절연막 패턴(56a)은 비트라인 스페이서로 볼 수 있다. 상기 절연막 패턴(56a)은 적어도 상기 도전층 패턴(60)의 상기 트랜치(54)내에 형성된 부분과 상기 제1 층간절연막(52)을 서로 격리시키는 역할을 한다고 볼 수 있다. 따라서, 상기 절연막 패턴(56a)의 두께(d)가 두꺼울수록 상기 도전층 패턴(60)과 제1 층간절연막(52) 사이의 거리는 더욱 이격된다. 이는 상기 도전층 패턴(60)을 노출시키는 비어홀 형성공정에서 일어날 수 있는 미스 얼라인에 의해 상기 제1 층간절연막(52)이 노출될 수 있는 가능성이 낮아진다. 곧, 상기 절연막 패턴(56a)이 존재함으로써 상기 비어홀(64) 형성시 콘택마진이 증가된다. 상기 절연막 패턴(56a)은 질화막 패턴이다.
계속해서, 상기 결과물 상에 제2 층간절연막(62)이 형성되어 있다. 상기 제2 층간절연막(62)은 산화막이다. 상기 제2 층간절연막(62)에 상기 도전층 패턴(56a)을 노출시키는 비어홀(64)이 형성되어 있다. 도 7은 상기 비어홀(64)이 미스 얼라인된 상태를 도시하고 있으나, 상기 비어홀(64)의 미스 얼라인은 상기 절연막 패턴(56a)의 두께(d)만큼 증가된 콘택마진에 의해 상기 도전층 패턴(60)을 감싸는 상기 제1 층간절연막을 노출시키지 않음을 알 수 있다.
다음에는 본 발명의 실시예를 따라 상술한 구성을 갖는 다마신 비트라인을 구비하는 반도체 장치의 제조방법을 설명한다.
도 2는 제1 층간절연막(52)을 형성하는 단계를 나타낸 도면이다. 구체적으로, 반도체 기판(40)을 활성영역과 필드 영역으로 한정한다. 상기 필드영역에 통상적인 방법으로 필드산화막을 형성한다. 상기 반도체 기판(40)의 활성영역 상에 게이트 절연막(42)을 형성한다. 상기 게이트 절연막(42) 상에 게이트 적층물(49)을 순차적으로 형성하고 상기 게이트 적층물(49)의 측면에 게이트 스페이서(50)를 형성한다. 상기 게이트 적층물(49)은 상기 게이트 절연막(42) 상에 게이트 도전층(44), 게이트 실리사이드층(46) 및 게이트 보호막(48)들을 순차적으로 형성한 다음 다시 순차적으로 상기 반도체 기판(40)이 노출될 때 까지 이방성식각하여 형성한다. 상기 게이트 도전층(44)은 폴리실리콘층으로 형성한다. 또한, 상기 게이트 실리사이드층(46)은 텅스텐 실리사이드층(WSi)으로 형성한다. 상기 결과물의 전면에 제1 층간절연막(52)을 형성한다. 상기 제1 층간절연막(52)은 산화막으로 형성한다.
도 3은 상기 제1 층간절연막(52)에 소정의 깊이로 트랜치(54)를 형성하는 단계를 나타낸 도면이다.
구체적으로, 상기 제1 층간절연막(52)의 전면에 감광막, 예컨대 포토레지스트막을 도포한다. 상기 포토레지스트막을 패터닝하여 상기 제1 층간절연막(52)의 트랜치 형성영역을 노출시키는 포토레지스트막 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트막 패턴을 식각마스크로 사용하여 상기 제1 층간절연막(52)의 노출된 부분에 소정의 깊이로 트랜치(54)를 형성한다. 상기 트랜치(54)는 다마신 비트라인이 형성될 영역이다. 이후, 상기 포토레지스트막 패턴을 제거한다.
도 4는 상기 트랜치(54)가 형성된 제1 층간절연막(52)의 전면에 절연막(56)을 형성하는 단계를 나타낸 도면이다.
구체적으로, 상기 제1 층간절연막(52)의 전면에 절연막(56)으로서 질화막(SiN)을 형성한다. 이때, 상기 절연막(56)은 상기 트랜치(54)의 측면과 바닥에서 동일한 두께가 되도록 형성하는 것이 바람직하다. 상기 절연막(56)은 다음과 같은 두가지 역할을 한다.
첫째, 상기 절연막(56)은 사진공정의 한계를 넘어서는 미세한 선폭의 비트라인 형성을 가능하게 한다. 즉, 상기 절연막(56)의 두께를 조절함으로써 상기 트랜치(54)내의 비트라인 형성영역이 작아진다. 이렇게 작아진 영역은 상기 사진공정으로 한정하기 어렵다. 따라서, 상기 사진공정으로 형성될 수 있는 비트라인보다 선폭이 작은 비트라인 형성이 가능해진다.
둘째, 상기 절연막(56)에 의해 상기 다마신 비트라인 형성한 다음 실시되는 비어홀 형성공정에서 콘택 마진이 결정된다. 즉, 상기 절연막(56)의 두께의 증감에 의해 상기 콘택마진이 증감된다.
상기 절연막(56)의 상기 두 역할은 독립적인 것이 아니고 서로 연관되어 있다. 즉, 상기 절연막(56)을 두껍게 형성하는 경우, 상기 비트라인의 선폭은 더욱 미세해지는 반면, 콘택마진은 더욱 증가된다. 반대의 경우, 상기 비트라인의 선폭은 상기 트랜치(54)의 직경에 근접해지고 콘택마진은 매우 작아진다.
도 5는 비트라인 콘택홀(58)을 형성하는 단계를 나타낸 도면이다.
구체적으로, 상기 절연막(도 4의 56)의 전면에 감광막, 예컨대 포토레지스트막을 도포한다. 상기 포토레지스트막을 패터닝하여 상기 트랜치(54)내에 비트라인 콘택홀을 형성할 영역을 한정하는 포토레지스트막 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트막 패턴을 형성하기 위한 마스크 정렬은 상기 절연막(56)의 트랜치(54) 형성부분의 단차로 인해 쉽게 이루어진다. 상기 포토레지스트막 패턴을 식각마스크로 사용하여 상기 절연막(56)의 트랜치(54)내 노출된 부분과 그 아래의 상기 제1 층간절연막(52)을 순차적으로 이방성식각한다. 상기 이방성식각은 상기 반도체 기판(40)이 노출될 때 까지 실시한다. 이후, 상기 포토레지스트막 패턴을 제거한다. 이로써, 상기 제1 층간절연막(52)의 상기 트랜치(54)내에 비트라인 콘택홀(58)이 형성된다. 상기 비트라인 콘택홀(58)을 형성하기 위한 상기 이방성식각에서 상기 절연막(56)과 상기 제1 층간절연막(52)에 대해 식각선택비가 동등한 제1 에쳔트를 사용한다. 예를 들면, 상기 절연막(56)과 제1 층간절연막(52)을 식각하기 위해, 상기 제1 에쳔트로서 탄소(C)/불소(F)비가 낮은 플루오르 카본계 가스에 알곤가스(Ar)와 산소가스(O2)를 첨가한 에쳔트를 사용한다. 상기 C/F비가 낮은 플루오르 카본계 가스는 CF4 및 CHF3로 이루어진 군중 선택된 어느 하나이다.
이후, 도면에 도시하지는 않았지만, 상기 결과물 전면에 부착층(barrier layer)을 형성한다. 상기 부착층은 복층, 예컨대 티타늄층(Ti)/티타늄 나이트라이드층(TiN)으로 형성한다.
도 6은 도전층 패턴(60), 즉 다마신 비트라인을 형성하는 단계를 나타낸다.
구체적으로, 상기 절연막(56) 상에 상기 비트라인 콘택홀(58)을 채우는 도전층(도시하지 않음)을 형성한다. 상기 도전층은 텅스텐층으로 형성한다. 상기 결과물 전면을 상기 제1 층간절연막(52)의 계면이 노출될 때 까지 평탄화한다. 상기 제1 층간절연막(52)은 화학·기계적 연마(Chemical Mechanical Polishing)방식으로 평탄화한다. 상기 평탄화공정에 의해, 상기 제1 층간절연막(52)의 상기 트랜치(54) 영역이외의 다른 영역에서 상기 절연막(56)과 도전층이 제거된다. 이 결과, 상기 콘택홀(58)을 채우는 도전층 패턴(60)이 형성된다. 상기 도전층 패턴(60)은 다마신 비트라인이다. 또한, 상기 트랜치(54) 내면과 상기 도전층 패턴(60) 사이에 절연막 패턴(56a)이 형성된다. 상기 절연막 패턴(56a)은 비트라인 스페이서 역할을 한다. 상기 도전층 패턴(60)의 상기 트랜치내에 형성되는 부분은 그 측면이 상기 절연막 패턴(56a)에 의해 둘러싸인다.
도 7은 상기 도전층 패턴(60)을 노출시키는 비어홀(64)을 형성하는 단계이다.
구체적으로, 도 6의 결과물 전면에 제2 층간절연막(62)을 형성한다. 상기 제2 층간절연막(62)은 산화막으로 형성한다. 상기 제2 층간절연막(62)의 전면에 감광막, 예컨대 포토레지스트막을 도포한 다음 패터닝하여 상기 제2 층간절연막(62)의 상기 도전층 패턴(60)에 대응하는 영역을 노출시키는 포토레지스트막 패턴(도시하지 않음)을 형성한다. 이때, 상기 포토레지스트막을 패터닝하기 위한 마스크의 정렬마진은 상기한 바와 같이 상기 절연막 패턴(56a)의 두께에 의해 결정된다.
일반적으로, 상기 포토레지스트막을 패터닝하기 위한 마스크의 정렬은 반도체 장치가 고집적화 될 수록 더불어 정밀해진다. 따라서, 상기 정렬과정에서 나타날 수 있는 미스 얼라인은 작아진다. 그러므로 상기 절연막 패턴(56a)에 의해 확보되는 정렬마진으로 상기 미스 얼라인에 대해 충분히 대응할 수 있다.
상기 포토레지스트막 패턴을 식각마스크로 사용하여 상기 제2 층간절연막(62)의 노출된 부분을 상기 도전층 패턴(60)의 계면이 노출될 때 까지 이방성식각한다. 이때, 상기 이방성식각에 사용하는 제2 에쳔트는 상기 질화막에 대해 식각 선택비가 높은 에쳔트이다. 예를 들면, 상기 제2 에쳔트는 C/F비가 높은 플루오르 카본계 가스에 알곤가스(Ar)와 산소가스(O2)를 첨가한 에쳔트를 사용한다. 상기 C/F비가 높은 플루오르 카본계 가스는 C4F8, C3H8 및 CH3F, CO로 이루어진 군중 선택된 어느 하나이다. 계속해서, 상기 포토레지스트막 패턴을 제거하면, 상기 제2 층간절연막(62)에 상기 도전층 패턴(60)을 노출시키는 비어홀(64)이 형성된다.
상기 비어홀(64)에 의해 상기 도전층 패턴(60)의 표면만이 노출되는 것이 가장 바람직하나 미스 얼라인에 의해 상기 절연막 패턴(56a)의 일부가 노출되어도 무방하다. 하지만, 허용 가능한 미스 얼라인은 상기 절연막 패턴(56a)의 두께(d)에 의해 정해지는 정렬마진, 곧 콘택마진보다 작은 것이 바람직하다.
이상, 본 발명은 다마신 비트라인을 구비하는 반도체 장치 및 그 제조방법에 관한 것으로서, 반도체 기판상에 트랜치를 구비하는 층간절연막을 형성한 다음, 상기 트랜치에 비트라인 콘택마진을 결정하는 절연막을 형성한다. 이후, 상기 트랜치에 콘택홀을 형성하고, 상기 콘택홀에 도전층을 채워서 비트라인을 형성한다. 이때, 상기 절연막은 상기 도전층과 트랜치사이에서 비트라인 스페이서 역할을 한다. 상기 절연막의 두께에 의해 상기 도전층, 즉 비트라인을 노출시키기 위한 비어홀 형성공정의 콘택마진이 결정된다. 이와 같이, 본 발명에 의한 다마신 비트라인을 구비하는 반도체 장치는 비트라인과 트랜치 사이의 절연막의 두께를 조절함으로써 상기 콘택마진을 조절하는 것이 가능하다. 따라서, 상기 비어홀을 형성하는 과정에서 마스크의 정렬이 어느 정도 미스 얼라인 되더라도 상기 층간절연막이 식각되는 것을 방지할 수 있다. 뿐만 아니라, 상기 트랜치가 형성되면 그 사이즈 한정되므로, 상기 트랜치내에 형성하는 상기 절연막의 두께를 조절하여 사진공정으로 형성할 수 있는 선폭보다 작은 선폭을 갖는 비트라인을 형성할 수 있다. 곧, 사진공정의 한계를 넘어서는 선폭을 갖는 비트라인을 형성할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함이 명백하다.
도 1은 종래 기술에 의한 반도체 장치의 반도체 장치의 제조공정중 다마신 비트라인 형성방법과 문제점을 나타낸 단면도이다.
도 2 내지 도 7은 본 발명의 실시예에 의한 반도체 장치의 제조공정중 다마신 비트라인 형성방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40:반도체 기판. 49:게이트 적층물.
50:게이트 스페이서. 52, 64:제1 및 제2 층간절연막.
54:비트라인 트랜치. 56:절연막.
58:콘택홀. 60:도전층 패턴.
64:비어홀. d:절연막 두께.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 제1 층간절연막;
    상기 제1 층간절연막에 형성된 트랜치;
    상기 트랜치의 바닥으로부터 상기 반도체 기판쪽으로 연장되도록, 그리고 상기 트랜치 바닥과 단차가 형성되도록 상기 제1 층간절연막내에 형성된 콘택홀;
    상기 콘택홀과 트랜치를 채운 다마신 비트라인용 도전층; 및
    상기 도전층과 상기 트랜치 내면 사이에 스페이서를 구비하는 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 결과물 상에 상기 도전층이 노출되는 비어홀을 포함하는 제2 층간절연막이 더 구비되어 있는 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 및 제2 층간절연막은 산화막이고, 상기 스페이서는 질화막인 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치.
  4. 제1항에 있어서, 상기 도전층은 텅스텐층인 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치.
  5. (a) 반도체 기판 상에 제1 층간절연막을 형성하는 단계;
    (b) 상기 제1 층간절연막에 트랜치를 형성하는 단계;
    (c) 상기 트랜치가 형성된 제1 층간절연막의 전면에 상기 트랜치를 완전히 매립하지 않는 두께로 절연막을 형성하는 단계;
    (d) 상기 절연막 및 상기 제1 층간절연막내에 상기 트랜치의 바닥으로부터 상기 반도체 기판상으로 연장되고, 또한 상기 트랜치 바닥과 단차를 이루도록 비트라인 콘택홀을 형성하는 단계; 및
    (e) 상기 콘택홀 및 트랜치에 도전층을 채우는 단계를 포함하는 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 (e)단계 이후에
    상기 결과물 전면에 제2 층간절연막을 형성하는 단계; 및
    상기 제2 층간절연막내에 상기 도전층을 노출시키는 비어홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 제1 및 제2 층간절연막은 산화막으로 형성하고, 상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치의 제조방법.
  8. 제6항에 있어서, 상기 도전층은 텅스텐층으로 형성하는 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치의 제조방법.
  9. 제5항 또는 7항에 있어서, 상기 (d)단계는 CF4 및 CHF3로 이루어진 군중 선택된 C/F비가 낮은 플루오르 카본계 가스에 알곤가스(Ar)와 산소가스(O2)를 첨가한 가스를 사용하여 진행하는 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치의 제조방법.
  10. 제6항 또는 7항에 있어서, 상기 비어홀을 형성하는 단계는 C4F8, C3H 8 및 CH3F로 이루어진 군중 선택된 C/F비가 높은 플루오르 카본계 가스에 알곤가스(Ar)와 산소가스(O2)를 첨가한 가스를 사용하여 진행하는 것을 특징으로 하는 다마신 비트라인을 구비하는 반도체 장치의 제조방법.
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