JPH1174345A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 プラグと隣接する下層配線パターンとの間の
短絡を防止しながら、ライン・アンド・スペースのピッ
チを縮小する。 【解決手段】 下層配線パターン４ａの上層部を構成す
るＷパターン３ａに等方性エッチングを施して薄膜化部
６を形成し、下層配線パターン４ａの上端部における配
線間スペースを実質的に広げる。この下層配線パターン
４ａを被覆する層間絶縁膜７にビアホール８を開口して
これをＷプラグ９で埋め込み、その底面の一部で下層配
線パターン４ａとコンタクトさせる。Ｗプラグ９のズレ
量Δが大きくなり、底面の残りの部分が隣接する下層配
線パターン４ａと幾何的に重複しても、薄膜化部６の存
在によりＷプラグ９と下層配線パターン４ａとの接触が
回避され、短絡不良が防止される。アラインド・コンタ
クトに比べてピッチを縮小できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、配線パターン間の
短絡耐性を良好に維持しながら、配線パターンのピッチ
の縮小を可能とする半導体装置の新規な構造、およびか
かる半導体装置の簡便な製造方法に関する。

【０００２】

【従来の技術】回路パターンの微細化や素子の高集積化
が高度に進展した半導体装置の製造分野では、デバイス
・チップの総面積に占める配線部分の面積比が増大する
傾向にある。これに伴うデバイス・チップの大型化を抑
制するために、複数層の配線パターンを互いに絶縁膜を
挟みながら基板上に垂直方向に積層する多層配線技術の
重要性が増している。

【０００３】多層配線技術の一般的なプロセスでは、ま
ず下層配線パターンを層間絶縁膜で覆い、この絶縁膜上
でフォトリソグラフィを行ってレジスト・パターンを形
成し、該レジスト・パターンをマスクとして該層間絶縁
膜にビアホールを開口し、その底面に露出した下層配線
パターンに対して上層配線を直接に、またはプラグを介
してコンタクトさせる。このようないわゆるアラインド
・コンタクト・プロセスでは、下層配線パターンとビア
ホールとの重ね合わせ（アライメント）精度のばらつき
に対するマージンを見込んで、下層配線パターンの線幅
の一部を予め広げておくことが一般に行われている。し
かし、このことがデバイス・チップの縮小や素子の高集
積化を制限する要因となっている。

【０００４】この制限を解消するために近年提案された
技術として、ボーダーレス・コンタクト・プロセスが知
られている。このプロセスで得られる構造を、図１０を
参照しながら説明する。この図は、少なくとも表層部が
絶縁膜で構成される基板３１上に所定のピッチをもって
複数の下層配線パターン３２ａ，３２ｂが配され、これ
らの下層配線パターン３２ａ，３２ｂを被覆する層間絶
縁膜３３に所定の下層配線パターン３２ａに臨むビアホ
ール３４が開口され、このビアホール３４に導電膜から
なるプラグ３５が埋め込まれた状態を示している。

【０００５】ボーダーレス・コンタクト・プロセスで
は、下層配線パターン３２ａ，３２ｂの線幅ｌはその延
在方向に概ね一定であり、しかもこの線幅ｌとビアホー
ル３４の直径ｄもほぼ同等である。したがって、下層配
線パターン３２ａとビアホール３４のアライメントが図
示されるようにズレた場合には、ビアホール３４は下層
配線パターン３２ａの側面に落ち込んで形成され、プラ
グ３５はこの落込み部も含めてビアホール３４の内部を
埋め込むように形成されることになる。このときの下層
配線パターン３２ａとビアホール３４の中心とのズレ量
をδとする。このズレ量δには、アライメントのズレと
加工寸法バラツキとが含まれている。

【０００６】ここで、下層配線パターン３２ａ，３２ｂ
の線幅ｌと配線間スペースｓの和（＝ｌ＋ｓ）をライン
・アンド・スペースのピッチと定義すると、ピッチは次
式[1] で表される。 ｓ＋ｌ≧（ｌ／２）＋δ＋（ｄ／２）＋α … [1] 上記αは、プラグ３５と隣接する下層配線パターン３２
ｂとの間の短絡を予防する上で必要な、耐圧確保のため
の最小スペースである。

【０００７】

【発明が解決しようとする課題】ところで、線幅ｌの縮
小の下限は本質的にはエレクトロマイグレーション耐性
や配線抵抗に関する要求にもとづいて決定されるもので
あり、一方の配線間スペースｓの下限はフォトリソグラ
フィの解像度で制約される。したがって、ピッチの縮小
には自ずと限界が存在する。しかし、従来のボーダーレ
ス・コンタクト・プロセスでは、かかるピッチ（ｓ＋
１）に下層配線パターン３２ａとビアホール３４との中
心のズレ量δ、および耐圧確保のための最小スペースα
が含まれていなければならないため、露光装置のアライ
メント精度や層間絶縁膜３５を構成する誘電体の比誘電
率εによってはピッチの縮小にさらに大きな制約が加わ
ることになる。つまり、実際に達成されるピッチは、配
線の電気的性能やフォトリソグラフィの解像度で決まる
最小寸法よりもかなり大きくなってしまうのが実情であ
る。

【０００８】そこで本発明は、上述の問題を解決し、ボ
ーダーレス・コンタクト・プロセスを採用した場合に
も、短絡を防止しながら配線パターンのピッチを高度に
縮小し、より一層の高集積化された半導体装置と、これ
を簡便に製造する方法とを提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
上述の目的を達成するために提案されるものであり、所
定のピッチをもって配される複数の下層配線パターンの
少なくとも一部に初期膜厚から何らかの形式で膜厚を減
少させた薄膜化部を設けることにより、少なくともプラ
グ形成部位の近傍の配線間スペースを実質的に広げ、下
層配線パターンに対するプラグのコンタクトは初期膜厚
部で達成する構造を有するものである。かかる構造によ
れば、コンタクトを達成すべき下層配線パターンに対し
てプラグのアライメントがずれ、隣接する下層配線パタ
ーンに接近もしくは幾何的に重複した場合にも、このズ
レを上記薄膜化部の形成範囲内に収めることができるの
で、プラグと隣接する該下層配線パターンとの間の短絡
を防止することが可能となり、結果的にピッチの縮小と
高集積化が実現される。

【００１０】かかる半導体装置は、まず第１工程にて基
板上に所定のピッチをもって配列される複数の下層配線
パターンを形成し、次に第２工程にて上記の下層配線パ
ターンの少なくとも一部に対し、その延在方向の少なく
とも一部に沿って初期膜厚から所定の膜厚を減少させた
薄膜化部を形成し、次に第３工程にて上記の下層配線パ
ターンを層間絶縁膜で被覆し、次に第４工程にて上記の
下層配線パターンの薄膜化部以外の初期膜厚部に底面の
少なくとも一部が達するビアホールを上記の層間絶縁膜
に開口し、最後に第５工程にて上記のビアホールに導電
膜を埋め込み、初期膜厚部にコンタクトするプラグを形
成する方法により製造することができる。

【００１１】

【発明の実施の形態】本発明の半導体装置は、下層配線
パターンが薄膜化部を備えることにより、少なくともプ
ラグの形成部位の近傍において実質的に配線間スペース
が広がった構造を有するものである。ここで、薄膜化部
は複数存在する下層配線パターンの中の一部に形成され
ていても、あるいはすべてに形成されていてもよく、ま
た１本の下層配線パターンの中ではその延在方向の全体
にわたり形成されていても、あるいは一部に形成されて
いてもよい。

【００１２】これらの薄膜化部の形成様式は当然その形
成方法にも関連するが、一例として、複数存在する下層
配線パターンのすべてについてその延在方向の全体にわ
たり形成する構造が考えられる。上記の構造を持つ半導
体装置の製造方法としては、上記の第２工程において下
層配線パターンにサイド・エッチングを施すことにより
薄膜化部を形成することが簡便である。特に、第１工程
において下層配線パターンの形成に使用したレジスト・
パターン等のエッチング・マスクを、第２工程でもその
ままサイド・エッチング用のマスクとして使用すれば、
薄膜化部を形成するための新たなフォトマスクを用いる
ことなく、自己整合的にパターン・エッジに沿って薄膜
化部を形成することができる。なお、上記サイド・エッ
チングはウェットエッチング、あるいはラジカル・モー
ドの強いドライエッチングのいずれで行ってもよい。

【００１３】これに対し、薄膜化部を形成するための新
たなフォトマスクを用い、下層配線パターンの延在方向
の一部のみに薄膜化部を形成した構造も可能である。こ
のような構造を持つ半導体装置の製造方法としては、上
記の第２工程において、プラグの設計寸法に所定のマー
ジンを加えたプラグ形成予測領域を設定しておき、プラ
グをコンタクトさせたい下層配線パターンの隣りの下層
配線パターンに対し、該プラグ形成予測領域と幾何的に
重複する領域に適当な方法で薄膜化部を形成することが
できる。

【００１４】ところで本発明の半導体装置の下層配線パ
ターンは、単一種類の導電膜からなるものであっても、
あるいは２層以上の異種の導電膜の積層体により構成さ
れるものであっても構わない。単一種類の導電膜からな
る下層配線パターンは、その形成に要する工数が少ない
というメリットを有するが、薄膜化部をエッチングで形
成する場合には、該導電膜の途中でエッチングを停止さ
せるためにエッチング速度を高精度に管理する必要があ
る。これに対し、下層配線パターンが２層以上の異種の
導電膜の積層体からなる場合には、これら異種の導電膜
のエッチング特性の差を利用して最上側の少なくとも１
層の導電膜に際してサイド・エッチングを施したり、あ
るいは下層側の導電膜上で上層側の導電膜のエッチング
を停止させることが可能となる。つまり、最上側の少な
くとも１層の導電膜の一部欠損により薄膜化部が形成さ
れることになるので、薄膜化部の残膜制御が容易かつ高
精度となる。

【００１５】なお、本発明の半導体装置では、プラグの
底面の一部が隣接する下層配線パターンの薄膜化部に幾
何的に重複されていてもよい。つまり、従来ならば隣接
する下層配線パターンとプラグとの間で確実に短絡が発
生してしまうケースであっても、本発明では薄膜化部の
存在によりプラグとの接触が回避されるために、短絡が
生じない。したがって、従来のボーダーレス・コンタク
ト構造に比べてピッチを縮小することが可能となり、半
導体装置の横方向の寸法縮小に貢献する。ただし、かか
る重複が起こる場合には、プラグの底面と下層配線パタ
ーンとの間、すなわち層間絶縁膜の縦方向に耐圧確保の
ための最小スペースを残しておくことは必要である。

【００１６】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００１７】実施例１ 本実施例では、Ａｌ膜とＷ膜の積層体からなる下層配線
パターンのＷ膜にサイド・エッチングを施すことによ
り、すべての下層配線パターンのエッジをその延在方向
の全体にわたって自己整合的に後退させた半導体装置の
構造と、その製造方法について説明する。まず、上記半
導体装置の構造を、図４を参照しながら説明する。この
図は、少なくとも表層部が絶縁膜で構成される基板１上
に所定のピッチ（＝Ｓ＋Ｌ）をもって複数の下層配線パ
ターン４ａが配され、これらの下層配線パターン４ａを
被覆する層間絶縁膜７に該下層配線パターン４ａに臨む
直径Ｄのビアホール７が開口され、このビアホール８に
Ｗ（タングステン）プラグ９が埋め込まれ、さらにこの
Ｗプラグ９に接続する上層配線パターン１０が形成され
た状態を示している。

【００１８】上記下層配線パターン４ａは、厚さ約３０
０ｎｍのＡｌ（アルミニウム）パターン２と厚さ約３０
０ｎｍのＷパターン３ａとの積層体よりなる。下層側の
Ａｌパターン２の線幅は２５０ｎｍであるが、上層側の
Ｗパターン３ａの線幅はサイド・エッチングによりパタ
ーン・エッジがΔｘだけ後退されることにより減少され
ており、概略メサ状の断面形状とされている。ここで
は、Δｘを一例として１００ｎｍとした。つまり、この
下層配線パターン４ａは、パターン・エッジにそって薄
膜化部６が形成され、中央部が初期膜厚部として残され
た状態となっている。そこで、下層配線パターン４ａの
線幅ＬはＡｌパターン２の線幅（＝２５０ｎｍ）で代表
させ、また配線間スペースＳは隣接するＡｌパターン２
の間のスペース（＝２５０ｎｍ）でそれぞれ代表させる
ことにする。上記の配線間スペースＳの値は、ほぼＫｒ
Ｆエキシマ・レーザ・リソグラフィによる解像限界であ
る。

【００１９】上記ビアホール８の中心と下層配線パター
ン４ａの中心との間には、ズレ量Δが生じている。この
ズレ量Δには、アライメントのズレや加工寸法ばらつき
が含まれており、ここでは一例として１５０ｎｍであ
る。図示される例では、上記ビアホール８に埋め込まれ
るＷプラグ９は、底面の一部のみで下層配線パターン４
ａの初期膜厚部にコンタクトされている。ただし、どの
程度までのズレ量Δが許容されるかは、このＷプラグ９
と隣接する下層配線パーン４ａとの間に存在する層間絶
縁膜７の厚さ、すなわち耐圧確保のための最小スペース
で決定される。この耐圧確保のための最小スペースとし
ては、水平方向の値Ａ₁ と垂直方向の値Ａ₂ の双方を考
慮する必要があるが、半導体装置の水平方向寸法の縮小
に大きな意味を持つのは水平方向の値Ａ₁ である。ここ
では耐圧確保のための最小スペースＡ₁ を１２０ｎｍと
した。

【００２０】ここで図４より、プラグ９と隣接する下層
配線パターン４ａとの間の短絡を防止するためには、上
述の各パラメータが下記の関係を満たしていればよいこ
とがわかる。 Ｓ＋Ｌ＋Δｘ≧（Ｌ／２）＋Δ＋（Ｄ／２）＋Ａ₁ つまり、ピッチ（Ｓ＋Ｌ）は、 Ｓ＋Ｌ≧（Ｌ／２）＋Δ＋（Ｄ／２）＋Ａ₁ −Δｘ … [2] と表すことができ、具体的には５００ｎｍ以上であれば
よい。これを前出の式[1] で表される従来のピッチ（ｓ
＋ｌ）と比べると、本発明では下層配線パターン４ａの
エッジ後退量Δｘの相当分（ここでは１００ｎｍ）だけ
ピッチを縮小できることが明らかである。

【００２１】特に、図４に示される例ではプラグ９の底
面の一部が隣接する下層配線パターン４ａの薄膜化部６
と幾何的に重複するほどズレ量Δが大きくなっている
が、それでも短絡が生じないところが本発明の優れたメ
リットである。なお、このようにプラグ９と隣接する下
層配線パターン４ａの薄膜化部６とが重複する場合に
は、隣接する下層配線パターン４ａとプラグ９との間で
垂直方向にも耐圧確保のための最小スペースＡ₂ が確保
されていなければならない。ここでは、一例として水平
方向の値Ａ₁ と同じく１２０ｎｍとした。ただし、層間
絶縁膜７を構成する誘電体材料が誘電体異方性を示す場
合には、耐圧確保のための最小スペースが水平方向と垂
直方向とで同じになるとは限らない。

【００２２】次に、上述の半導体装置の製造方法を図１
ないし図４を参照しながら説明する。まず、基板１上に
厚さ約３００ｎｍのＡｌ膜と厚さ約３００ｎｍのＷ膜と
を一例としてスパッタリングにより成膜した。この積層
体の上で一例として化学増幅系レジストの塗布、ＫｒＦ
エキシマ・レーザ・リソグラフィ、および現像処理を経
てレジスト・パターン５を形成した。このレジスト・パ
ターン５をマスクとし、フッ素系ガスを用いたＷ膜の異
方性ドライエッチングと塩素系ガスを用いたＡｌ膜の異
方性ドライエッチングを順次行うことにより、Ａｌパタ
ーン２とＷパターン３からなる下層配線パターン４を形
成した。図１には、ここまでの工程が終了した状態を示
した。

【００２３】次に、図２に示されるように、たとえばＳ
Ｆ₆ ガスを用いた等方的ドライエッチングを行った。こ
のエッチングにより、レジスト・パターン５の下部にア
ンダカットが入るような形でＷパターン３のみが浸食さ
れ、パターン・エッジがΔｘだけ後退したＷパターン３
ａが形成された。このようにして得られた下層配線パタ
ーン４ａは、その延在方向の全体にわたりエッジが後退
され、上端部で実質的に配線間スペースが拡大された状
態となった。このように、本実施例では下層配線パター
ン４ａのドライエッチングに用いたレジスト・パターン
５をそのまま薄膜化部６を形成するためのマスクとして
も用いているため、薄膜化部６の形成には何ら新たなフ
ォトマスクを必要としない。

【００２４】次に、図３に示されるように、レジスト・
パターン５をアッシングにより除去し、基体の全面をた
とえばＢＰＳＧ（ホウ素・リン・シリケート・ガラス）
等の酸化シリコン系材料よりなる層間絶縁膜７で被覆し
た。この層間絶縁膜７上に、ビアホール７を開口するた
めの図示されないレジスト・パターンを形成したが、こ
の時点で、ビアホール８と下層配線パターン４ａとの間
にズレ量Δが発生した。このレジスト・パターンをマス
クとして層間絶縁膜７をドライエッチングすることによ
り、ビアホール８を開口した。このビアホール８の底面
中、Ｗパターン３ａが露出するのは一部のみであり、そ
れ以外の部分はオーバーエッチングにより底面位置がや
や下がっているものの、層間絶縁膜７が露出している。
ただし、この下がった底面位置と隣接する下層配線パタ
ーン４ａとの間には、垂直方向に耐圧確保のための最小
スペースＡ₂ が残されている。次に、ビアホール８が形
成された基体の全面を被覆するごとくＷ膜を成膜し、こ
のＷ膜にエッチバックもしくはＣＭＰ（化学機械研磨）
を施すことにより、ビアホール８の内部をＷプラグ９で
平坦に埋め込んだ。

【００２５】最後に、図４に示されるように、基体の全
面にたとえばＡｌ膜をスパッタリングにより成膜し、図
示されないレジスト・パターンを介してこのＡｌ膜をド
ライエッチングすることにより、上記プラグ９に接続す
る上層配線パターン１０を形成した。なお、本実施例で
はすべての下層配線パターン４ａについてその延在方向
の全体にわたってエッジが後退されているため、Ｗプラ
グ９のレイアウト決定の自由度が比較的高いというメリ
ットがある。たとえば、図３や図４に示される断面上で
はＷプラグ９が下層配線パターン４ａに対して１本おき
にしかコンタクトされていないが、上層配線パターン１
０のアライメント・マージンが許せば、すべての下層配
線パターン４ａにコンタクトするＷプラグ９が同一断面
上に現れるようなレイアウトも可能である。

【００２６】実施例２ 本実施例では、薄膜化部の形成に際してプラグの設計寸
法に所定のマージンを加えたプラグ形成予測領域を設定
し、該プラグをコンタクトさせる下層配線パターンに隣
接する下層配線パターンのうち、該プラグ形成予測領域
と幾何的に重複する領域をドライエッチングにより除去
した半導体装置の構造と、その製造方法について説明す
る。まず、上記半導体装置の構造を、図７を参照しなが
ら説明する。図７中、（ｂ）図は斜視図、（ａ）図は
（ｂ）図のＸ−Ｘ線断面図である。この図は、少なくと
も表層部が絶縁膜で構成される基板１１上に所定のピッ
チ（＝Ｓ＋Ｌ）をもって複数の下層配線パターン１２ａ
が配され、これらの下層配線パターン１２ａを被覆する
層間絶縁膜１６に該下層配線パターン１２ａに臨むビア
ホール１７が開口され、このビアホール１７にＷプラグ
１８が埋め込まれた状態を示している。

【００２７】上記下層配線パターン１２ａは、厚さ約６
００ｎｍのＡｌ（アルミニウム）膜の単層よりなるが、
その延在方向の一部はドライエッチングにより膜厚が３
００ｎｍに減じられた薄膜化部１５とされている。この
薄膜化部１５は、コンタクト目標となる下層配線パター
ン１２ａに対するアライメントのズレ量や加工寸法のば
らつきが最大となった場合でも、ビアホール１７の形成
が予測される領域をすべてカバーできるように形成され
ている。ここで、上記ビアホール１７の中心と下層配線
パターン１２ａの中心とのズレ量をΔとする。このビア
ホール１７に埋め込まれるＷプラグ１８は、底面の一部
のみを利用して下層配線パターン１２ａの初期膜厚部に
コンタクトされている。このビアホール１７の底面の残
りの部分は隣接する下層配線パターン１２ａの側に向け
てはみ出すことになるが、本実施例では上述の薄膜化部
１５の存在により隣接する下層配線パターン１２ａとＷ
プラグ１８との接触が回避されているため、両者の間で
の短絡が防止されている。

【００２８】本実施例では、水平方向については耐圧確
保のための最小スペースを実質的に考慮する必要はない
が、Ｗプラグ１８の底面が隣接する下層配線パターン１
２ａの薄膜化部１５に幾何的に重複した場合に備え、垂
直方向について耐圧確保のための最小スペースＡ₂ を考
慮する必要がある。本実施例では、ピッチ（＝Ｓ＋Ｌ）
は次のように表される。 Ｓ＋Ｌ≦（Ｄ／２）＋Δ＋（Ｌ／２） … [3] これを前出の式[1] で表される従来のピッチ（ｓ＋ｌ）
と比べると、本発明ではアライメント余裕や加工寸法の
ばらつきと無関係にピッチを小さく設定できることがわ
かる。つまり、本実施例ではピッチの縮小に関する制約
は下層配線パターン１２ａとＷプラグ１８との位置関係
に起因するのではなく、フォトリソグラフィの解像能力
や下層配線パターン１２ａに対する薄膜化部１５のアラ
イメント精度に起因することになる。

【００２９】なお、本実施例では下層配線パターン１２
ａの延在方向の一部に薄膜化部１５が形成されているた
め、ビアホール１７はこの薄膜化部１５に隣接する下層
配線パターン１２ａの初期膜厚部にしか形成できない。
したがって、すべての下層配線パターン１２ａにコンタ
クトするＷプラグ１８が同一断面上に現れるようなレイ
アウトは不可能である。しかし、実施例１に比べてＷプ
ラグ１８のアライメント・マージンを大きく確保できる
というメリットがある。

【００３０】次に、上記の半導体装置の製造方法につい
て、図５ないし図７を参照しながら説明する。なお、こ
れらの各図面において、（ｂ）図は斜視図、（ａ）図は
（ｂ）図のＸ−Ｘ線断面図である。ただし、一部の
（ｂ）図では、見やすさを考慮してレジスト・パターン
を除去してある。まず、基板１上に厚さ約６００ｎｍの
Ａｌ膜をたとえばスパッタリングにより成膜する。この
Ａｌ膜の上で一例として化学増幅系レジストの塗布、Ｋ
ｒＦエキシマ・レーザ・リソグラフィ、および現像処理
を経てレジスト・パターン１３を形成した。このレジス
ト・パターン１３をマスクとし、塩素系ガスを用いてＡ
ｌ膜の異方性ドライエッチングを行うことにより、下層
配線パターン１２を形成した。図５には、ここまでの工
程が終了した状態を示した。

【００３１】次に、上記レジスト・パターン１３をアッ
シングにより除去した後、図６に示されるように新たな
レジスト・パターン１４を形成した。このレジスト・パ
ターン１４は、ビアホール１７の形成予測領域を露出さ
せるものである。このレジスト・パターン１４をマスク
として下層配線パターン１２の露出部をを約３００ｎｍ
だけドライエッチングし、薄膜化部１５を有する下層配
線パターン１２ａを形成した。このときのドライエッチ
ングの終点は、予め測定されたエッチング速度にもとづ
く時間管理により決定した。この薄膜化部１５は、隣接
する下層配線パターン１２ａ間で交互に配置され、全体
として市松状にレイアウトされている。

【００３２】次に、図７に示されるように、レジスト・
パターン１４をアッシングにより除去し、基体の全面を
たとえばＢＰＳＧ（ホウ素・リン・シリケート・ガラ
ス）等の酸化シリコン系材料よりなる層間絶縁膜１６で
被覆した。この層間絶縁膜１６上に、ビアホール１７を
開口するための図示されないレジスト・パターンを形成
したが、この時点で、ビアホール１７と下層配線パター
ン１２ａとの間にズレ量Δが発生した。このレジスト・
パターンをマスクとして層間絶縁膜１６をドライエッチ
ングすることにより、ビアホール１７を開口した。この
ビアホール１７の底面中、下層配線パターン１２ａが露
出するのは一部のみであり、それ以外の部分はオーバー
エッチングにより底面位置がやや下がっているものの、
層間絶縁膜１６が露出している。ただし、この下がった
底面位置と隣接する下層配線パターン４ａとの間には、
垂直方向に耐圧確保のための最小スペースＡ₂ が残され
ている。次に、ビアホール１７が形成された基体の全面
を被覆するごとくＷ膜を成膜し、このＷ膜にエッチバッ
クもしくはＣＭＰ（化学機械研磨）を施すことにより、
ビアホール１７の内部をＷプラグ１８で平坦に埋め込ん
だ。この後は、実施例１と同様に上層配線パターンを形
成すればよい。

【００３３】実施例３ 本実施例では、下層配線パターンを構成する導電膜を２
層構造とすることにより、薄膜化部の形成を実施例２よ
りも容易とした。本実施例で形成される半導体装置は、
図９に示されるように、少なくとも表層部が絶縁膜で構
成される基板２１上に所定のピッチ（＝Ｓ＋Ｌ）をもっ
て複数の下層配線パターン２４が配され、これらの下層
配線パターン２４を被覆する層間絶縁膜２７に該下層配
線パターン２４に臨むビアホール２８が開口され、この
ビアホール２８にＷプラグ２９が埋め込まれ、さらにこ
のＷプラグ２９に上層配線パターン３０が接続された構
造を有する。上記下層配線パターン２４は、厚さ約３０
０ｎｍのＡｌパターン２２と厚さ約３００ｎｍのＷパタ
ーン２３との積層体よりなるが、その延在方向の一部に
おいてはドライエッチングによりＷパターン２３のみが
除去されることで薄膜化部２６が形成されている。この
薄膜化部２６のレイアウトは、実施例２における薄膜化
部１５のレイアウトと同様である。

【００３４】このような半導体装置を製造するには、実
施例１と同様にまずレジスト・パターンをマスクとして
Ａｌ膜とＷ膜の積層体をパターニングした後、図８に示
されるような新たなレジスト・パターン２５を形成し、
これをマスクとしてドライエッチングを行うことによ
り、Ｗ膜の一部を選択的に除去する。このときのエッチ
ング・ガスとしてフッ素系のエッチング種を生成するガ
スを用いれば、Ａｌパターン２２に対して高い選択性が
保たれる。つまり、実施例２のように単一材料層の膜厚
の途中で時間管理にもとづいてエッチングを終了する場
合に比べて、エッチング終点の判定が容易となるのであ
る。

【００３５】以上、本発明の具体的な実施例を３例挙げ
たが、本発明はこれらの実施例に何ら限定されるもので
はない。たとえば、上述の実施例１のように等方的エッ
チングで下層配線パターンのエッジを後退させることに
より薄膜化部を形成する場合であっても、実施例２や実
施例３のような新たなレジスト・パターンを使用して、
該下層配線パターンの延在方向の一部にのみ薄膜化部を
形成することができる。これにより、下層配線パターン
の断面積の減少を抑え、配線抵抗の大幅な上昇を防止す
ることが可能である。この他、半導体装置の各構成部材
の寸法、成膜方法、ドライエッチング方法、各部の寸
法、プラグのレイアウト等の細部については、適宜変
更、選択、組合せが可能である。

【００３６】

【発明の効果】以上の説明からも明らかなように、本発
明によれば下層配線パターンのパターン・エッジの少な
くとも一部に薄膜化部を設けることにより、ある下層配
線パターンに対するプラグのコンタクトが大きくずれた
場合にも、このプラグと隣接する下層配線パターンとの
間の接触が防止されるので、結果的にライン・アンド・
スペースのピッチを縮小しても短絡不良を起こさない良
好な半導体装置を提供することが可能となる。本発明の
半導体装置は、ある下層配線パターンにコンタクトする
プラグの底面が隣接する下層配線パターンの薄膜部にた
とえ幾何的に重複していても短絡不良を起こさないた
め、水平方向に高度な縮小が可能であり、素子の高集積
化に貢献する。

【００３７】特に、この薄膜化部が下層配線パターンの
すべてについてその延在方向の全体にわたり形成されて
いる場合には、エッジ後退量に相当する分だけピッチを
縮小することが可能となる。かかる薄膜化部は、下層配
線パターンにサイド・エッチングを施すことにより形成
することができる。このような自己整合的な形成方法
は、薄膜化部の形成のための新たなマスク・パターンを
必要としないため、生産性および経済性の観点から有利
である。あるいは、プラグの設計寸法に所定のマージン
を加えたプラグ形成予測領域を設定し、該プラグをコン
タクトさせる下層配線パターンに隣接する下層配線パタ
ーンとこのプラグ形成予測領域の重複する領域に選択的
に薄膜化部を形成すれば、プラグのアライメント・マー
ジンを大きく確保することができる。

【００３８】下層配線パターンの延在方向の全体あるい
は部分のいずれに薄膜化部を形成するにしても、下層配
線パターンを２層以上の異種の導電膜の積層体より構成
し、該薄膜化部を少なくとも最上側の少なくとも１層の
導電膜の一部欠損により構成すると、薄膜化部の残膜厚
の制御が容易となる。このことは、製造技術的にも有利
である。すなわち、異種の導電膜のエッチング特性の違
いを利用すれば、上層側の導電膜のみにサイド・エッチ
ングを施したり、上層側の導電膜のみをパターニングに
より選択的に除去することが容易に行えるからである。
以上のことがらを総合し、本発明は高い短絡耐性を維持
しながらライン・アンド・スペースのピッチの縮小を通
じて半導体装置の微細化と高集積化に大きく貢献するも
のである。

【図面の簡単な説明】

【図１】本発明を適用したプロセス例において、Ａｌパ
ターンとＷパターンとの積層体よりなる下層配線パター
ンを形成した状態を示す模式的断面図である。

【図２】図１のレジスト・パターンをマスクとして等方
性エッチングを行うことにより、Ｗパターンのエッジを
後退させた状態を示す模式的断面図である。

【図３】図２の下層配線パターンを被覆する層間絶縁膜
にビアホールを開口し、さらにこれをＷプラグで埋め込
んだ状態を示す模式的断面図である。

【図４】図３のＷプラグに接続する上層配線パターンを
形成した状態を示す模式的断面図である。

【図５】本発明を適用した他のプロセス例において、単
層の導電膜よりなる下層配線パターンを形成した状態を
示す図であり、（ａ）図は（ｂ）図のＸ−Ｘ線断面図、
（ｂ）図はレジスト・パターンを除去した斜視図であ
る。

【図６】図５の下層配線パターンを途中までドライエッ
チングすることにより薄膜化部を形成した状態を示す図
であり、（ａ）図は（ｂ）図のＸ−Ｘ線断面図、（ｂ）
図はレジスト・パターンを除去した斜視図である。

【図７】図６の下層配線パターンを被覆する層間絶縁膜
にビアホールを開口し、さらにこれをＷプラグで埋め込
んだ状態を示す図であり、（ａ）図は（ｂ）図のＸ−Ｘ
線断面図、（ｂ）図は斜視図である。

【図８】本発明を適用したさらに他のプロセス例におい
て、ＡｌパターンとＷパターンとの積層体よりなる下層
配線パターンのＷパターンを選択的に除去することによ
り薄膜化部を形成した状態を示す模式的断面図である。

【図９】図８の下層配線パターンを被覆する層間絶縁膜
にビアホールを開口し、さらにこれをＷプラグで埋め込
み、上層配線パターンを形成した状態を示す模式的断面
図である。

【図１０】従来のボーダーレス・コンタクト構造を示す
模式的断面図である。

【符号の説明】 １，１１，２１…基板 ２，２２…Ａｌパターン ３，
２３…Ｗパターン ４ａ，１２ａ，２４…下層配線パタ
ーン ５，１３，１４…レジスト・パターン ６，１
５，２６…薄膜化部 ７，１６，２７…層間絶縁膜
８，１７，２８…ビアホール ９，１８，２９…Ｗプラ
グ １０，３０…上層配線パターン Ｌ…下層配線パタ
ーンの線幅 Ｓ…配線間スペース Δｘ…エッジ後退量
Ｄ…ビアホール径 Δ…下層配線パターンの中心とビ
アホールの中心とのズレ量 Ａ₁ ，Ａ₂…耐圧確保のた
めの最小スペース

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定のピッチをもって配される複数の下
   層配線パターンと、該下層配線パターンを被覆する層間
   絶縁膜と、該層間絶縁膜に開口されたビアホールに埋め
   込まれ該下層配線パターンにコンタクトされるプラグと
   を備えた半導体装置であって、 前記下層配線パターンの少なくとも一部はその延在方向
   の少なくとも一部に沿って初期膜厚から所定の膜厚が減
   じられてなる薄膜化部を有し、前記プラグのコンタクト
   は該薄膜化部以外の初期膜厚部においてのみ達成されて
   いることを特徴とする半導体装置。
2. 【請求項２】 前記薄膜化部が、前記下層配線パターン
   のすべてについてそのパターン・エッジの全体にわたり
   形成されていることを特徴とする請求項１記載の半導体
   装置。
3. 【請求項３】 前記下層配線パターンは２層以上の異種
   の導電膜の積層体よりなり、前記薄膜化部は少なくとも
   最上側の少なくとも１層の導電膜の一部欠損により構成
   されていることを特徴とする請求項１記載の半導体装
   置。
4. 【請求項４】 前記プラグの底面の一部は、該プラグが
   コンタクトされる下層配線パターンに隣接する下層配線
   パターンの薄膜化部に幾何的に重複されていることを特
   徴とする請求項１記載の半導体装置。
5. 【請求項５】 基板上に所定のピッチをもって配列され
   る複数の下層配線パターンを形成する第１工程と、 前記下層配線パターンの少なくとも一部に対し、その延
   在方向の少なくとも一部に沿って初期膜厚から所定の膜
   厚を減少させた薄膜化部を形成する第２工程と、 前記下層配線パターンを層間絶縁膜で被覆する第３工程
   と、 前記下層配線パターンの薄膜化部以外の初期膜厚部に底
   面の少なくとも一部が達するビアホールを前記層間絶縁
   膜に開口する第４工程と、 前記ビアホールに導電膜を埋め込み、前記初期膜厚部に
   コンタクトするプラグを形成する第５工程とを有するこ
   とを特徴とする半導体装置の製造方法。
6. 【請求項６】 前記第２工程では、前記下層配線パター
   ンにサイド・エッチングを施すことによりそのパターン
   ・エッジに沿って前記薄膜化部を形成することを特徴と
   する請求項５記載の半導体装置の製造方法。
7. 【請求項７】 前記第１工程では、エッチング特性の異
   なる２層以上の導電膜を積層して前記下層配線パターン
   を形成し、 前記第２工程では、前記下層配線パターンの最上側の少
   なくとも１層の導電膜に対して前記サイド・エッチング
   を施すことを特徴とする請求項６記載の半導体装置の製
   造方法。
8. 【請求項８】 前記第２工程では、前記プラグの設計寸
   法に所定のマージンを加えたプラグ形成予測領域を設定
   し、該プラグをコンタクトさせる下層配線パターンに隣
   接する下層配線パターンに対し、該プラグ形成予測領域
   と幾何的に重複する領域に前記薄膜化部を形成すること
   を特徴とする請求項５記載の半導体装置の製造方法。
9. 【請求項９】 前記第１工程では、エッチング特性の異
   なる２層以上の導電膜を積層して前記下層配線パターン
   を形成し、 前記第２工程では、前記下層配線パターンの最上側の少
   なくとも１層の一部をエッチング除去することにより前
   記薄膜化部を形成することを特徴とする請求項８記載の
   半導体装置の製造方法。