KR20050033110A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 듀얼 다마신 공정을 적용한 반도체 소자의 금속배선 형성 방법에 관한 것이다.
본 발명에 따르면, 메탈 트랜치(M) 형성후 임의막을 증착하고, 저해상도의 포토마스크를 사용하여 비어 홀이 형성될 부분을 먼저 비어 홀의 스펙(spec.) 사이즈보다 넓게 열어준 후, 임의막 에치백 공정 결과 만들어진 희생스페이서에 의해 원래 형성코자 하는 비어 홀의 스펙 사이즈가 정의되는 방식으로 공정이 진행되므로, 비어 홀 형성시 고해상도의 포토마스크 제작이 필요없게 된다. 뿐만 아니라, 제 2 에치스토퍼막과 희생스페이서 하단의 제 1 에치스토퍼막을 마스크로 이용한 식각 공정에 의해 자기정렬방식으로 비어 홀이 형성되므로, 정렬오류 발생 가능성을 제거할 수 있어 고성능의 스테퍼가 필요없게 된다.
그 결과, 고해상도의 포토마스크 제작 및 고성능의 스테퍼 적용없이도 고해상도의 비어 홀을 형성할 수 있게 되므로, 듀얼 다마신 공정을 적용한 다층 배선 제조시 공정 단가를 낮출 수 있게 된다.

Description

반도체 소자의 금속배선 형성방법{Method for fabricating metallization of semiconductor device}
본 발명은 반도체 소자의 다층 배선 제조방법에 관한 것으로, 특히 듀얼 다마신 공정(dual damascene process)을 적용한 비어 홀 형성시, 정렬오류를 범할 확률을 최소화하고, 저해상도의 포토마스크로 고해상도의 비어 홀을 형성할 수 있도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
종래에는 낮은 콘택 저항 및 공정 진행의 용이성으로 인해 반도체 소자 제조시 알루미늄 배선 구조가 주로 사용되어 왔으나, 최근 고집적 소자가 서브마이크론 지오메터리(submicron geometry)로 변화됨에 따라 접합 스파이크(junction spike)나 일렉트로마이그레이션(electromigration) 문제 그리고 배선 길이 증가에 의한 낮은 저항의 요구 등과 같은 난관에 부딪혀 기존의 알루미늄 배선 사용에는 한계가 드러나고 있다.
이러한 요구에 부합하여 현재는 알루미늄 배선에 비해 낮은 저항을 가지면서도 일렉트로마이그레이션 특성이 우수한 구리 배선의 실용화가 요구되고 있다.
차세대 반도체 배선 재료인 구리의 경우, 실리콘 및 대부분의 금속층에서 매우 빠르게 움직이므로 기존 알루미늄 배선 공정을 그대로 적용하여 배선을 형성하면 빠른 확산성으로 인해 소자의 단선 등과 같은 형태의 신뢰성 저하가 초래된다. 따라서 배선 재료로서 구리를 사용하고자 할 경우에는 구리와 실리콘 사이의 반응을 막아주는 확산방지막(diffusion barrier)의 적용이 필수적이다.
도 1 내지 도 4는 종래 일반적으로 사용되어 오던 듀얼 다마신 공정을 적용한 금속배선 형성방법을 도시한 공정순서도이다. 이를 참조해서 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, 메탈 트랜치(metal trench)를 형성한 상태에서 비어 홀을 형성하는 방식으로 공정이 진행되는 경우에 대하여 살펴본다.
제 1 단계로서, 도 1에 도시된 바와 같이 제 1 금속배선(20)이 내장된 평탄화된 절연기판(10) 상에 제 1 층간절연막(30)과 에치스토퍼막(40) 및 제 2 층간절연막(50)을 순차 형성한다. 여기서 절연기판(10)이란, 제 1 금속배선(20)이 구비된 반도체 기판(10a) 상에 절연막(10b)을 증착한 후, 상기 금속배선(20)의 표면이 노출될 때까지 이를 CMP(Chemical Mechanical Polishing)한 결과 만들어진 기판이나 혹은 반도체 기판(10a) 상에 절연막(10b)을 증착한 후, 금속배선이 형성될 부분의 절연막(10b)을 식각하여 메탈 트랜치를 형성하고, 그 내부에만 선택적으로 제 1 금속배선(20)을 형성한 상태의 기판을 나타낸다.
제 2 단계로서, 도 2에 도시된 바와 같이 제 2 층간절연막(50) 상에 금속배선이 형성될 부분을 한정하는 제 1 레지스트 패턴(60)을 형성하고, 이를 포토마스크로해서 에치스토퍼막(40) 표면이 노출될 때까지 제 2 층간절연막(50)을 식각하여 상기 절연막(50) 내에 메탈 트랜치(M)를 형성한다.
제 3 단계로서, 도 3에 도시된 바와 같이 제 1 레지스트 패턴(60)을 제거하고, 상기 결과물 상에 다시 비어 홀 형성부를 한정하는 제 2 레지스트 패턴(70)을 형성한다. 제 2 레지스트 패턴(70)을 포토마스크로해서 제 1 금속배선(20)의 표면이 노출될 때까지 에치스토퍼막(40)과 제 1 층간절연막(30)을 순차 식각하여 상기 절연막(30) 내에 비어 홀(h)을 형성한다. 이때, 비어 홀(h)은 메탈 트랜치(M)보다 작은 사이즈로 형성되며, 메탈 트랜치(M)와는 상·하부에서 일체로 연결되도록 형성된다.
제 4 단계로서, 도 4에 도시된 바와 같이 제 2 레지스트 패턴(70)을 제거하고, 식각 공정중에 생성된 폴리머 성분을 제거할 목적으로 RF 스퍼터 식각을 실시한다. 비어 홀(h)과 메탈 트랜치(M)를 포함한 제 2 층간절연막(50) 상에 얇은 두께의 확산방지막(80)을 형성하고, 비어 홀(h)과 메탈 트랜치(M) 내부가 충분히 채워지도록 확산방지막(80) 상에 구리막을 형성한다. 제 2 층간절연막(50) 표면이 노출될 때까지 구리막을 CMP 혹은 에치백(Etch Back)처리하여 메탈 트랜치(M)와 비어 홀(h) 내부를 채우는 구리 재질의 제 2 금속배선(90)을 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 제 1 금속배선(20)이 내장되어 있는 평탄화된 절연기판(10) 상에는 제 1 층간절연막(30)과 에치스토퍼막(40) 및 제 2 층간절연막(50)이 순차 적층되고, 제 1 금속배선(20) 상측의 제 2 층간절연막(50)을 관통해서는 메탈 트랜치(M)가 형성되며, 상기 트랜치(M) 하단의 에치스토퍼막(40)과 제 1 층간절연막(30)을 관통해서는 제 1 금속배선(20)의 표면이 소정 부분 노출되도록 비어 홀(h)이 형성되고, 상기 비어 홀(h)을 포함한 트랜치(M) 내부에는 확산방지막(80)을 개제해서 제 2 금속배선(90)이 형성되어 있는 구조의 다층 금속배선이 완성된다.
이와 같이 다층 금속배선을 형성할 경우, W-플러그, Al-리플로우 및 CMP(혹은 에치백) 공정 등을 조합해서 다층배선을 제조하던 기존의 경우에 비해 공정을 단순화할 수 있고, 제 2 금속배선을 형성하기 위한 별도의 사진식각공정이 요구되지 않아 반도체 소자의 고밀도화, 미세 패턴화로 인해 금속막의 식각이 어려운 경우에도 적용 가능하다는 잇점을 얻을 수 있다.
그러나, 상기 공정을 적용해서 다층 배선을 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
듀얼 다마신 공정 적용시에는 통상, 메탈 트랜치(M) 형성후 고해상도의 포토마스크를 사용하여 비어 홀(h)을 형성하는 것이 일반적이다. 이는 저해상도의 포토마스크를 적용할 경우, 광 포커스 마진 한계로 인해 비어 홀의 단면 프로파일을 원하는 형상 그대로 재현하는 것이 불가능하기 때문이다. 이 경우, 고해상도의 포토마스크 제작에 따른 원가 상승이 초래될 뿐 아니라 정렬오류를 피하기 위한 고성능의 스테퍼가 필요하게 되므로 공정 단가가 높아지는 문제가 발생된다.
이에 본 발명의 목적은, 듀얼 다마신 공정을 적용한 다층 배선 제조시 에치스토퍼막과 희생 스페이서를 도입해서 비어 홀이 자기정렬법에 의해 형성되도록 공정 진행을 변경하므로써, 고성능의 스테퍼 적용없이도 정렬오류 발생 가능성을 차단하고, 저해상도의 포토마스크로 고해상도의 비어 홀을 형성할 수 있도록 하여, 공정 단가를 낮출 수 있도록 한 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 제 1 금속배선이 구비된 평탄화된 절연기판 상에 제 1 층간절연막, 제 1 에치스토퍼막, 제 2 층간절연막 및 제 2 에치스토퍼막을 순차 형성하는 단계와; 제 1 금속배선 상단의 제 1 에치스토퍼막 표면이 노출되도록 제 2 에치스토퍼막과 제 2 층간절연막을 순차 식각하여 메탈 트랜치를 형성하는 단계와; 메탈 트랜치를 포함한 제 2 에치스토퍼막 상에 임의막을 형성하는 단계와; 메탈 트랜치가 형성된 부분과 그 주변 영역이 일정 부분 함께 오픈되도록 임의막 상에 레지스트 패턴을 형성하는 단계와; 레지스트 패턴을 마스크로해서, 메탈 트랜치 저면에 제 1 층간절연막의 표면이 소정 부분 노출될 때까지 임의막을 에치백하여, 상기 트랜치의 양 내측벽에 희생스페이서를 형성하는 단계와; 레지스트 패턴을 제거하는 단계와; 제 2 에치스토퍼막과 희생스페이서 하단의 제 1 에치스토퍼막을 마스크로해서, 제 2 에치스토퍼막 상의 잔존 임의막과 트랜치 내측벽의 희생스페이서 및 트랜치 저면의 제 1 층간절연막의 표면 노출부를 함께 식각하여, 메탈 트랜치와 일체로 연결되며 저면에 상기 제 1 금속배선이 노출되는 구조의 비어 홀을 형성하는 단계; 및 제 1 금속배선과 연결되도록, 비어 홀을 포함한 메탈 트랜치 내부에 확산방지막을 개제해서 제 2 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법이 제공된다.
이때, 제 2 에치스토퍼막은 제 1 에치스토퍼막보다 최소 2배 이상 두꺼운 두께로 증착하는 것이 바람직하며, 임의막은 산화막 재질로 형성하는 것이 바람직하다.
상기 공정을 적용해서 금속배선을 형성하면, 에치백 공정이 진행될 부분을 넓게 열어주는 저해상도의 포토마스크만 있어도 후속 에치백 공정에 의해 비어 홀 형성부를 정의할 수 있으므로, 비어 홀 형성시 고해상도의 포토마스크 제작이 필요없게 된다. 또한, 제 2 에치스토퍼막과 제 1 에치스토퍼막을 마스크로 이용한 식각 공정에 의해 비어 홀이 자기정렬방식으로 형성되므로, 비어 홀 형성시 정렬오류가 발생될 가능성이 없고, 이로 인해 고성능의 스테퍼가 필요없게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 5 내지 도 10은 본 발명에서 제안된 듀얼 다마신 공정을 적용한 금속배선 형성방법을 보인 공정순서도이다. 이를 참조하여 그 제조방법을 제 6 단계로 구분하여 설명하면 다음과 같다.
제 1 단계로서, 도 5에 도시된 바와 같이 알루미늄이나 구리 재질의 제 1 금속배선(110)이 내장된 평탄화된 절연기판(100) 상에 제 1 층간절연막(120), 제 1 에치스토퍼막(130), 제 2 층간절연막(140) 및 제 2 에치스토퍼막(150)을 순차 형성한다. 여기서 절연기판(100)이란, 제 1 금속배선(110)이 구비된 반도체 기판(100a) 상에 절연막(100b) 증착후, 상기 금속배선(110)의 표면이 노출될 때까지 이를 CMP한 결과 만들어지는 기판이나 혹은 반도체 기판(100a) 상에 절연막(100b) 증착후, 금속배선이 형성될 부분의 절연막(100b)만을 식각하여 메탈 트랜치를 형성하고, 그 내부에만 선택적으로 제 1 금속배선(110)을 형성한 상태의 기판을 나타낸다. 이때, 제 1 및 제 2 층간절연막(120),(140)은 산화막 재질로 형성하고, 제 1 및 제 2 에치스토퍼막(130),(150)은 SiN이나 SiON 재질로 형성한다. 제 2 에치스토퍼막(150)의 두께(t2)는 제 1 에치스토퍼막(130)의 두께(t1)보다 최소 2배 이상 두껍게 형성하는 것이 바람직하며, 제 1 및 제 2 층간절연막(120),(140) 사이에 제 1 에치스토퍼막(130)을 개제한 것은 이후 형성될 금속배선의 두께를 정확히 제어하기 위함이다.
제 2 단계로서 도 6에 도시된 바와 같이, 제 2 에치스토퍼막(150) 상에 금속배선 형성부를 한정하는 제 1 레지스트 패턴(160)을 형성하고, 이를 포토마스크로 이용하여 제 2 에치스토퍼막(150)과 제 2 층간절연막(140)을 순차 식각하여 저면(bottom surface)에 제 1 에치스토퍼막(130) 표면이 노출되는 구조의 메탈 트랜치(M)를 형성한다.
제 3 단계로서 도 7에 도시된 바와 같이, 제 1 레지스트 패턴(160)을 제거하고, 메탈 트랜치(M)를 포함한 제 2 에치스토퍼막(150) 상에 산화막 재질의 임의막(170)을 형성한다.
제 4 단계로서 도 8에 도시된 바와 같이, 메탈 트랜치(M)가 형성된 부분과 그 주변 영역이 일정 부분 함께 오픈되도록, 임의막(170) 상에 제 2 레지스트 패턴(180)을 형성한다. 이때 이용되는 레지스트 패턴(180)은 저해상도의 포토마스크이다. 제 2 레지스트 패턴(180)을 마스크로해서, 메탈 트랜치(M) 저면에 제 1 층간절연막(120)의 표면이 소정 부분 노출될 때까지 임의막(170)을 에치백한다. 이처럼 에치백 공정을 진행하면, 트랜치(M) 내부의 양 측벽에는 스페이서 형태의 임의막 즉, 희생스페이서(170')가 만들어지고, 제 2 레지스트 패턴(180)에 의해 보호된 ARL(170) 상의 임의막(170)은 처음과 동일한 박막 형태로 잔존된다. 이 과정에서 제 2 레지스트 패턴(180)에 의해 보호되지 못한 부분의 제 2 에치스토퍼막(150) 또한 일부 함께 리세스(recess)되므로, 에치백 공정이 완료되면 메탈 트랜치(M) 주변의 제 2 에치스토퍼막(150)은 t2- α의 두께를 가지게 된다.
제 5 단계로서 도 9에 도시된 바와 같이, 제 2 레지스트 패턴(180)을 제거하고, 제 2 및 제 1 에치스토퍼막(150),(130)을 마스크로 이용하여 제 2 에치스토퍼막(150) 상의 잔존 임의막(170)과 트랜치(M) 내측벽의 희생스페이서(170') 및 트랜치(M) 저면에 놓여진 제 1 층간절연막(120)의 표면 노출부를 함께 식각한다. 그 결과, 저면에 제 1 금속배선(110)이 노출되는 구조의 비어 홀(h)이 형성된다. 이때, 비어 홀(h)은 메탈 트랜치(M)보다 작은 사이즈로 형성되며, 메탈 트랜치(M)와는 상·하부에서 일체로 연결되도록 형성된다.
제 6 단계로서 도 10에 도시된 바와 같이, 식각 공정중에 생성된 폴리머 성분을 제거할 목적으로 RF 스퍼터 식각을 실시한다. 비어 홀(h)과 메탈 트랜치(M)를 포함한 제 2 에치스토퍼막(150) 상에 얇은 두께의 확산방지막(190)을 형성하고, 그 내부가 충분히 채워지도록 상기 결과물 상에 구리막을 형성한다. 이어, 상기 구리막을 일정 두께 CMP 혹은 에치백(Etch Back)처리하여, 메탈 트랜치(M)와 비어 홀(h) 내부를 채우는 구리 재질의 제 2 금속배선(200)을 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 제 1 금속배선(110)이 구비된 평탄화된 절연기판(100) 상에는 제 1 층간절연막(120), 제 1 에치스토퍼막(130), 제 2 층간절연막(140) 및 제 2 에치스토퍼막(150)이 순차 적층되고, 제 1 금속배선(110) 상측의 제 2 에치스토퍼막(150)과 제 2 층간절연막(140)을 관통해서는 메탈 트랜치(M)가 형성되며, 상기 트랜치(M) 하단의 제 1 에치스토퍼막(130)과 제 1 층간절연막(120)을 관통해서는 제 1 금속배선(110)의 표면이 소정 부분 노출되도록 비어 홀(h)이 형성되고, 상기 비어 홀(h)을 포함한 트랜치(M) 내부에는 확산방지막(190)을 개제해서 제 2 금속배선(200)이 형성되어 있는 구조의 다층 배선이 완성된다.
이와 같이 다층 금속배선을 형성할 경우, 메탈 트랜치(M) 형성후 임의막을 증착하고, 저해상도의 포토마스크를 사용하여 비어 홀이 형성될 부분을 먼저 비어 홀의 스펙(spec.) 사이즈보다 넓게 열어준 후, 임의막 에치백 공정 결과 만들어진 희생스페이서에 의해 원래 형성코자 하는 비어 홀의 스펙 사이즈가 정의되는 방식으로 공정이 진행되므로, 비어 홀 형성시 고해상도의 포토마스크 제작이 필요없게 된다. 뿐만 아니라, 제 2 에치스토퍼막(150)과 희생스페이서 하단의 제 1 에치스토퍼막(130)을 마스크로 이용한 식각 공정에 의해 비어 홀이 자기정렬방식으로 형성되므로, 정렬오류 발생 가능성을 제거할 수 있게 된다.
이로 인해, 고해상도의 포토마스크나 고성능의 스테퍼 적용없이도 고해상도의 비어 홀을 형성할 수 있게 되므로, 듀얼 다마신 공정 적용시 포토마스크 제작 비용 및 고성능의 스테퍼 적용에 따른 감가상각비가 필요없게 되고, 그 결과 비용 절감을 이룰 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 듀얼 다마신 공정을 적용한 다층 배선 제조시, 에치스토퍼막과 희생스페이서를 도입해서 상·하부 금속배선간을 연결하기 위한 비어 홀이 자기정렬법에 의해 형성되도록 공정 진행을 변경하므로써, 고해상도의 포토마스크 제작 및 고성능의 스테퍼 적용없이도 고해상도의 비어 홀을 형성할 수 있고 정렬오류 발생 가능성을 제거할 수 있게 되므로, 공정 단가를 낮출 수 있게 된다.
도 1 내지 도 4는 종래의 듀얼 다마신 공정을 적용한 금속배선 형성방법을 보인 공정순서도이고,
도 5 내지 도 10은 본 발명에서 제안된 듀얼 다마신 공정을 적용한 금속배선 형성방법을 보인 공정순서도이다.

Claims (6)

  1. 제 1 금속배선이 구비된 평탄화된 절연기판 상에 제 1 층간절연막, 제 1 에치스토퍼막, 제 2 층간절연막 및 제 2 에치스토퍼막을 순차 형성하는 단계와;
    상기 제 1 금속배선 상단의 상기 제 1 에치스토퍼막 표면이 노출되도록 상기 제 2 에치스토퍼막과 상기 제 2 층간절연막을 순차 식각하여 메탈 트랜치를 형성하는 단계와;
    상기 메탈 트랜치를 포함한 상기 제 2 에치스토퍼막 상에 임의막을 형성하는 단계와;
    상기 메탈 트랜치가 형성된 부분과 그 주변 영역이 일정 부분 함께 오픈되도록 상기 임의막 상에 레지스트 패턴을 형성하는 단계와;
    상기 레지스트 패턴을 마스크로해서, 상기 메탈 트랜치의 저면에 상기 제 1 층간절연막 표면이 소정 부분 노출될 때까지 상기 임의막을 에치백하여, 상기 트랜치의 양 내측벽에 희생스페이서를 형성하는 단계와;
    상기 레지스트 패턴을 제거하는 단계와;
    상기 제 2 에치스토퍼막과 상기 희생스페이서 하단의 상기 제 1 에치스토퍼막을 마스크로해서, 상기 제 2 에치스토퍼막 상의 상기 잔존 임의막과 상기 트랜치 내측벽의 상기 희생스페이서 및 상기 트랜치 저면의 상기 제 1 층간절연막의 표면 노출부를 함께 식각하여, 상기 메탈 트랜치와 일체로 연결되며 저면에 상기 제 1 금속배선이 노출되는 구조의 비어 홀을 형성하는 단계; 및
    상기 제 1 금속배선과 연결되도록, 상기 비어 홀을 포함한 상기 메탈 트랜치 내부에 확산방지막을 개제해서 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제 2 에치스토퍼막은 상기 제 1 에치스토퍼막보다 최소 2배 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 임의막은 산화막 재질로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 층간절연막은 산화막 재질로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 에치스토퍼막은 SiN이나 SiON 재질로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 1항에 있어서,
    상기 레지스트 패턴은 저해상도의 포토마스크인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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KR100941821B1 (ko) * 2006-12-27 2010-02-11 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
KR20150069313A (ko) * 2013-12-13 2015-06-23 엘지디스플레이 주식회사 표시장치 및 그 신호라인, 그 제조방법
US10643926B2 (en) 2017-12-22 2020-05-05 Samsung Electronics Co., Ltd. Semiconductor device having a structure for insulating layer under metal line

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