KR20010065342A - 반도체장치의 다층 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 다층 금속배선 형성방법에 관한 것으로, 특히 이 방법은 하부 금속 배선이 형성된 기판 전면에 평탄화된 층간 절연막을 형성하고, 기판 상부에 제 1감광막 패턴을 형성한 후에, CxFy를 활성화시킨 플라즈마로 제 1감광막 패턴 하부의 층간 절연막을 얇게 트렌치 식각하여 단차를 형성하고, 제 1감광막 패턴을 제거하고 결과물 전면에 유기성 반사방지막을 도포한 후에, 유기성 반사방지막 상부에 제 2감광막 패턴을 형성하고, CxFy를 활성화시킨 플라즈마로 제 2감광막 패턴에 맞추어 유기성 반사방지막과 층간 절연막을 식각하여 층간 절연막내에 비아 및 상부 배선용 트렌치를 동시에 형성고, 비아 및 상부 배선용 트렌치가 형성된 층간 절연막에 금속을 매립하고 이를 연마하여 하부 금속배선과 연결되는 비아 플러그 및 상부 배선을 동시에 형성한다. 이에 따라, 본 발명은 유기성 반사방지막을 이용하여 감광막의 미세 패터닝을 구현할 수 있으며 이중 상감 방식과 마찬가지로 플러그용 비아 및 금속 배선용 트렌치를 동시에 식각하여 금속 배선 패턴의 정밀도를 향상시킬 수 있다.
Description
본 발명은 반도체장치의 다층 금속배선 형성방법에 관한 것으로, 특히 고집적 반도체장치의 다층 배선 장치에서 감광막 패터닝에 공정 마진을 크게 확보한 새로운 이중 상감(dual damascene) 방식으로 비아플러그용 비아와 배선 영역 공간의 트랜치를 동시에 식각할 수 있는 기술이다.
반도체 장치는 소자의 집적도가 증가함에 따라 금속 배선간의 간격이 좁아지며, 금속 배선의 수가 점차 증가됨에 따라 상부 및 하부 금속간을 상호 수직으로 연결하는 플러그 공정이 점차 중요하게 인식되었다.
최근에는 소자의 크기가 축소되는 동시에 고속 동작을 요구하고 있으므로 미세 제조 기술로 반도체 장치를 제조하는 것 이외에도 디바이스 자체의 수행 능력을 크게 향상시키도록 하고 있다. 이에 반도체 장치는 활성 소자의 성능을 극대화하는 방안으로 다층 배선 구조를 사용하고 있다.
도 1a 내지 도 1j는 종래 기술에 따른 반도체장치의 다층 금속배선 형성방법을 순차적으로 설명하기 위한 공정 순서도로서, 이를 참조하면 종래의 다층 금속배선 공정의 일 예는 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체기판에 형성된 반도체 소자등의 하부 구조물(10) 표면에 소정의 배선 공정을 거쳐 Ti과 TiN 등의 제 1확산 방지막(11)과, 금속으로서 Al층(12)과, Ti과 TiN 등의 제 2확산 방지막(13)을 순차적층하고 사진 및 식각 공정을 진행하여 이들 확산 방지막(11,13)과 금속 Al층(12)을 패터닝해서 하부 금속배선(bl)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 하부 금속배선(bl)과 이후 형성될 상부 배선을 전기적으로 층간 절연하기 위한 층간 절연막(14)을 증착한 후에 연마 공정, 예컨대 화학기계적 연마(Chemical Mechanical Polishing) 공정으로 층간 절연막(14) 표면을 평탄하게 연마한다. 이때, 층간 절연막(14)의 증착시 그 상부 표면은 하부 금속배선(bl)의 토포로지에 따라 굴곡을 갖기 때문에 연마 공정으로 층간 절연막의 표면에서 발생하는 굴곡을 제거하고 설계에서 요구하는 두께를 맞춘다.
그 다음, 도 1c에 도시된 바와 같이, 평탄화된 층간 절연막(14) 표면에 수직 배선의 콘택홀 형성을 위한 사진 공정을 진행하되, 포토레지스트을 증착하고 이를 노광 및 현상하여 포토레지스트 패턴(16)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 상기 포토레지스트 패턴(16)에 맞추어 층간 절연막(14)을 선택 식각하되, 활성화된 플라즈마, 예컨대 CxFy 활성화시킨 플라즈마로 층간 절연막(14)을 식각해서 비아(17)를 형성한다.
그 다음, 도 1e에 도시된 바와 같이, 비아(17)가 형성될 층간 절연막(14) 표면에 Ti/TiN등으로 이루어진 제 3확산 방지막(18)을 증착하고, CVD(Chemical Vapor Deposition) 법에 의해 비아(17)에 비아-플러그용 금속층으로서 W(20)을 매립한다.
그리고, 도 1f에 도시된 바와 같이, 비아(17)외 영역에 존재하는 금속들을 모두 제거하면서 표면 전체를 평탄화하기 위하여 CMP(Chemical MechanicialPolishing) 또는 플라즈마에 의한 전면 식각법(etch back)으로 연마 공정을 실시하여 층간 절연막(14) 부위의 Ti,TiN(18)과 W(20)을 제거함과 동시에 그 표면을 평탄화시켜서 비아(17)내에 매립된 W 플러그(20')를 형성한다.
그 다음, 도 1g에 도시된 바와 같이, 상부 배선 공정을 진행하고자 Ti/TiN 등의 제 4확산 방지막(21)과, 상부 배선 금속으로서 Al(22)과, Ti/TiN 등의 제 5확산 방지막(23)을 순차 증착한다.
그리고, 도 1h 및 도 1i에 도시된 바와 같이, 제 5확산 방지막(23) 표면에 사진공정을 진행하여 상부 배선용 포토레지스트 패턴(24)을 형성하고, 상기 포토레지스트 패턴(24)을 이용한 식각 공정을 진행하되 활성화된 플라즈마, 예컨대 CxFy 플라즈마 가스로 제 5확산 방지막(23), Al(22), 및 제 4확산 방지막(21)을 패터닝하여 상부 금속배선(tl)을 형성한다.
이어서, 도 1j에 도시된 바와 같이, 상부 금속배선(tl)이 형성된 결과물에 상부의 층간 절연막(26)을 증착하고 그 표면을 평탄화한다.
이러한 제조 과정을 반복 실시하면 반도체장치의 다층 배선을 제조할 수 있다.
그러나, 이와 같이 금속 배선 및 비아 식각을 따로 진행하는 일반적인 금속 배선의 제조 방법의 경우에는 안정적인 공정을 구현할 수 있는 장점을 갖는 반면에, 공정 특성상 다음과 같은 문제점이 있다.
첫째, 감광막 패터닝에 있어서 일반적으로 홀(hole) 또는 패드(pad) 형태를 만드는 것이 라인(line) 형태를 만드는 것보다 공정 마진이 작다. 그리고, 감광막의 두께가 높을수록 패터닝이 어려워진다. 그러므로, 종래 공정 방식에서는 상당히 높은 두께의 감광막에 비아홀(via-hole)를 패터닝해야하기 때문에 미세한 패터닝을 구현하는데 있어 어려움이 있다.
둘째, 상부 및 하부 배선을 수직으로 연결하는 플러그의 금속으로서 텅스텐을 사용할 경우 통상의 알루미늄에 비해 전기적인 비저항(Rs)이 높기 때문에 텅스텐 플러그를 채용한 금속 배선의 전기저항이 높아진다. 전류를 흘려주는 배선이 고저항일 경우 반도체장치의 전력 소비가 많아져 전류 수명을 단축하게 된다.
셋째, 이러한 텅스텐 플러그의 단점을 개선하기 위해서 비저항이 작으며 반도체 소자의 성능 향상, 예를 들어 RC 지연시간 감소와 신뢰성 향상에 유리한 장점을 가지고 있는 금속 배선 재료로서 구리를 사용하는 방법이 제안되고 있는데, 구리가 알루미늄에 비해 낮은 온도에서 휘발성 화합물을 잘 생성하지 않아 식각하는데 어려움이 있다.
넷째, 다층 배선 제조 공정 순서는 대체로 금속배선 형성 →비아 형성 →텅스텐 플러그 형성 →금속배선 형성 등으로 공정순서가 진행되기때문에 그 공정 수가 많아져서 제조공정 비용이 증가할 뿐만 아니라 그 공정이 복잡해지며 칩의 수율도 저하된다.
이러한 다층 배선 제조 공정의 단점을 개선하기 위해 최근에는 상감(damascene) 방식이 제안되고 있다. 이러한 상감 방법은 절연막 위에 증착된 금속층을 식각하여 금속 배선을 형성하는 기존의 공정 방식 대신에, 먼저 층간 절연막내에 금속 배선용 비아를 형성하고 그 홀내에 금속을 채워넣어 금속 배선을 형성하는 기술이다. 이와 같은 상감법에 의한 금속배선 제조공정은 금속 배선의 식각 공정을 실시하지 않아도 되기 때문에 구리배선 식각시 발생되는 문제를 해결할 수 있다.
또한, 복잡한 배선 공정의 단점을 해결하기 위해 개발된 이중 상감(dual damascene) 방식은 층간 절연막내에 비아와 금속 배선용 콘택홀을 동시에 새겨 넣은 후에 상기 비아와 콘택홀에 동시에 금속을 매립하여 플러그와 금속 배선을 동시에 완성하는 기술이다. 이러한 이중 상감 공정은 통상의 공정 방식에 비해 약 30%정도 감소된 공정 수를 갖는 것으로 알려져 있다.
그러므로, 최근에는 다층 배선 및 고집적 반도체장치의 경우 콘택플러그와 배선을 동시에 형성할 수 있는 이중 상감 공정이 사용되고 있지만, 아직까지 제조 공정상에서 해결해야하는 문제점이 많이 있다.
본 발명의 목적은 금속배선 제조 공정시 감광막의 미세 패터닝을 위해 사용하는 유기성 반사방지막(organic anti-reflective coating layer)을 이용하므로써 플러그용 비아 및 금속 배선용 트렌치를 동시에 식각하여 금속 배선 패턴의 정밀도를 향상시킬 수 있는 반도체장치의 다층 금속배선 형성방법을 제공하는데 있다.
도 1a 내지 도 1j는 종래 기술에 따른 반도체장치의 다층 금속배선 형성방법을 순차적으로 설명하기 위한 공정 순서도,
도 2a 내지 도 2l은 본 발명에 따른 반도체장치의 다층 금속배선 형성방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체기판의 하부구조물 104: 층간 절연막
106 : 제 1감광막 패턴 107: 층간 절연막 단차
108 : 유기성 반사방지막 110' : 제 2감광막 패턴
112,112a : 비아 112b : 트렌치
101,103,114 : 확산 방지막 102,116 : 금속
118: 상부 층간 절연막 p : 플러그
bl : 하부 금속배선
tl : 상부 금속배선
상기 목적을 달성하기 위한 본 발명은, 반도체장치의 다층 배선 제조 방법에있어서, 반도체 기판의 구조물에 하부 금속배선을 형성하는 단계와, 하부 금속 배선이 형성된 기판 전면에 평탄화된 층간 절연막을 형성하는 단계와, 기판 상부에 제 1감광막 패턴을 형성하는 단계와, CxFy를 활성화시킨 플라즈마로 제 1감광막 패턴 하부의 층간 절연막을 얇게 트렌치 식각하여 단차를 형성하는 단계와, 제 1감광막 패턴을 제거하고 결과물 전면에 유기성 반사방지막을 도포하는 단계와, 유기성 반사방지막 상부에 제 2감광막 패턴을 형성하는 단계와, CxFy를 활성화시킨 플라즈마로 제 2감광막 패턴에 맞추어 유기성 반사방지막과 층간 절연막을 식각하여 층간 절연막내에 비아 및 상부 배선용 트렌치를 동시에 형성하는 단계와, 비아 및 상부 배선용 트렌치가 형성된 층간 절연막에 금속을 매립하고 이를 연마하여 하부 금속배선과 연결되는 비아 플러그 및 상부 배선을 동시에 형성하는 단계를 포함한다.
본 발명의 제조방법에 있어서, 상기 제 1감광막 패턴의 두께는 (비아 깊이+과도 식각 깊이)/[(감광막에 대한 층간 절연막의 식각비)×(유기성 반사방지막에 대한 층간 절연막 식각비)-1] 이상인 것이 바람직하다.
본 발명의 제조방법에 있어서, 상기 제 1감광막 패턴 하부의 층간 절연막의 트렌치 식각 두께는 (비아 깊이+과도 식각 깊이)/[(유기성 반사방지막에 대한 층간 절연막의 식각비)-1] 인 것이 바람직하다.
본 발명의 제조방법에 있어서, 상기 제 2감광막 패턴에 맞추어 유기성 반사방지막과 층간 절연막을 식각하는 단계는, 제 2감광막에 대한 높은 식각비를 가지고 층간 절연막 표면이 드러날 때까지 유기성 반사방지막을 전면 식각하는 단계와, 층간 절연막의 트렌치에 매립된 유기성 반사방지막이 식각될때까지 식각 공정을 진행하여 층간 절연막 내에 비아를 형성함과 동시에 유기성 반사방지막을 제거하는 단계와, 식각 공정을 계속 진행하여 층간 절연막내에 하부 금속배선 표면이 드러나는 비아와 상부 배선용 트렌치를 형성하는 단계를 포함한다.
본 발명의 제조방법에 있어서, 상기 제 1감광막 패턴은 하부 및 상부 금속배선을 연결하는 비아 플러그 영역을 정의하고, 제 2감광막 패턴은 비아 플러그 및 상부 금속 배선이 형성되지 않는 영역을 정의한다.
본 발명의 기술적 원리에 따르면, 유기성 반사방지막은 분자 구조가 감광막과 비슷하여 감광막과의 접착성이 좋으면서도 적당하게 경화처리를 하면 감광막과 섞이지 않고, 유동성이 좋아 평탄화 특성이 좋을 뿐만 아니라, 별도의 감광제가 없어 빛과 반응하지 않기 때문에 감광막 패터닝 공정시 감광막은 노광 및 현상 공정에 의해 감광막 패턴을 형성할 수 있지만 유기성 반사방지막의 경우에는 빛이 조사되어도 반응이 일어나지 않아 패턴을 형성할 수 없다. 또, 유기성 반사방지막 위에 감광막을 도포시킨 후에 감광막을 패터닝하면 그 패터닝 특성이 좋아질뿐만 아니라 공정 마진을 높일 수 있다.
그러므로, 본 발명은 금속배선 제조 공정시 유기성 반사방지막을 이용하되, 금속 배선용 트렌치가 형성될 영역을 미리 얇은 트렌치 식각하여 층간 절연막에 단차를 형성한 후에 유기성 반사방지막을 도포하여 감광막 패터닝을 용이하게 하고, 트렌치 식각이 이루어지는 영역에 남아 있는 유기성 반사방지막을 하드 마스크로서 이용하여 층간 절연막내에 플러그용 비아 및 금속 배선용 트렌치를 동시에 식각할 수 있어 이중 상감 방식을 효과적으로 구현할 수 있으며 금속배선 패턴의 정밀도를향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 금속배선 형성방법에 상세히 설명하고자 한다.
도 2a 내지 도 2l은 본 발명에 따른 반도체장치의 다층 금속배선 형성방법을 설명하기 위한 공정 순서도이다.
우선, 도 2a에 도시된 바와 같이, 반도체기판에 형성된 반도체 소자등의 하부 구조물(100) 표면에 소정의 배선 공정을 거쳐 Ti과 TiN 등의 제 1확산 방지막(101)과, 금속으로서 Al층(102)과, Ti과 TiN 등의 제 2확산 방지막(103)을 순차 적층하고 사진 및 식각 공정을 진행하여 이들 확산 방지막(101,103)과 Al층(102)을 패터닝해서 하부 금속배선(bl)을 형성한다.
도 2b에 도시된 바와 같이, 상기 하부 금속배선(bl)과 이후 형성될 상부 배선을 전기적으로 층간 절연하기 위한 층간 절연막(104)을 증착한 후에 연마 공정으로 층간 절연막(104) 표면을 평탄하게 연마한다. 단, 하부 금속 배선(bl)이 상감 공정에 의해 형성될 경우에는 이미 결과물 표면이 평탄화된 상태이므로 층간 절연막(104)의 연마 공정은 생략할 수 있다. 여기서, 하부 금속배선(bl) 위의 층간 절연막(104)의 두께는 (비아 깊이) + (상부 금속배선 높이)로 결정한다.
그 다음, 도 2c에 도시된 바와 같이, 층간 절연막(104) 상부에 감광막 도포,노광 및 현상 등의 사진 공정으로 제 1감광막 패턴(106)을 형성하되, 그 두께(t1)는 (비아 깊이+과도 식각 깊이)/[(감광막에 대한 층간 절연막의 식각비)×(유기성반사방지막에 대한 층간 절연막 식각비)-1] 이상으로 한다.
이때, 제 1감광막 패턴(106)은 이후 형성될 상부 금속배선이 만들어지는 영역에서 비아가 형성되는 영역을 제외한 영역, 즉 트렌치 식각이 진행되지 않는 영역에는 감광막이 존재하지 않도록 한다.
이어서, 도 2c에 도시된 바와 같이, CxFy를 활성화시킨 플라즈마로 제 1감광막 패턴(106) 하부의 층간 절연막(104)을 얇게 트렌치 식각하여 단차(107)를 형성한다. 여기서, 층간 절연막(104)의 트렌치 식각 두께(t2)는 (비아 깊이+과도 식각 깊이)/[(유기성 반사방지막에 대한 층간 절연막의 식각비)-1] 로 한다.
그리고, 트렌치 식각한 후에 제 1감광막 패턴(106)을 제거한다.
그 다음, 도 2d에 도시된 바와 같이, 기판 전면에 회전 코팅(spin coating) 방식에 의해 유기성 반사방지막(108)을 도포한다. 그러면, 유기성 반사방지막(108)은 양호한 유동성 특성과 상기 층간 절연막의 단차(107)가 얕기 때문에 그 표면이 평탄화된 상태로 된다.
그리고, 도 2e 및 도 2f에 도시된 바와 같이, 상기 유기성 반사방지막(108)상부에 감광막(110)을 두껍게 도포하고 노광 및 현상 등의 사진 공정을 진행하여 제 2감광막 패턴(110')을 형성한다. 여기서, 제 2감광막 패턴(110')은 상부 금속배선이 만들어지는 전체 영역, 즉 비아 플러그 및 상부 금속 배선이 형성되지 않는 영역에 감광막이 존재하지 않도록 한다. 이때, 유기성 반사방지막(108)은 빛과 반응하지 않기 때문에 그대로 남아 있는다.
그리고, 도 2g 내지 도 I를 참조하여 본 발명에 따라 플러그용 비아 및 금속배선용 트렌치를 동시에 식각하는 이중 상감 공정을 진행한다. 즉, CxFy를 활성화시킨 플라즈마로 제 2감광막 패턴(110')에 맞추어 유기성 반사방지막(108)과 층간 절연막(104)을 식각하여 층간 절연막내에 비아 및 상부 배선용 트렌치를 동시에 형성하도록 한다.
이에, 도 2g에 도시된 바와 같이, CxFy를 활성화시킨 플라즈마로 식각을 진행하는데, 제 2감광막 패턴(110')에 대한 높은 식각비를 가지고 층간 절연막(104) 표면이 드러날 때까지 유기성 반사방지막(108')을 전면 식각한다. 이로 인해, 트랜치 식각이 이루어질 영역의 층간 절연막(104) 부위에는 유기성 반사방지막 패턴(108')이 남게 된다.
그 다음, 도 2h에 도시된 바와 같이, 층간 절연막(104)의 트렌치에 매립된 유기성 반사방지막(108')이 식각될때까지 식각 공정을 진행하여 층간 절연막(104) 내에 비아(112)를 형성함과 동시에 유기성 반사방지막(108')을 제거한다. 이때, 상부 금속배선 영역의 트렌치 부위의 층간 절연막은 유기성 반사방지막(108')이 하드 마스크로 작용하기 때문에 식각되지 않지만, 나머지 층간 절연막은 식각이 잘 되어 식각량이 많아진다.
그 다음, 도 2i에 도시된 바와 같이, 식각 공정을 계속 진행하여 층간 절연막내에 하부 금속배선(bl) 표면이 드러나는 비아홀(112a)과 상부 배선용 트렌치(112b)를 동시에 형성한다. 이때, 유기성 반사방지막(108')이 완전히 제거된 이후부터는 층간 절연막내에 트렌치 식각(112b)과 하부 금속배선(bl) 표면까지의 비아(112a) 식각이 동시에 이루어진다. 즉, 층간 절연막 식각 깊이가 동일하게된다.
이어서, 도 2j에 도시된 바와 같이, 플러그용 비아(112a) 및 상부 배선용 트렌치(112b)가 형성된 층간 절연막(104)에 제 3확산 방지막(114)으로서 Ti/TiN을 증착하고, 그 위에 금속(116)으로서 Al 또는 Cu를 충분히 매립한다. 그리고, 도면에 도시하지는 않았지만 금속층(116) 상부에 확산방지막을 추가 적층할 수 있다.
그 다음, 도 2k에 도시된 바와 같이, 비아(112a) 및 트렌치(112b)외 층간 절연막 표면에 존재하는 금속층(116) 및 확산 방지막(114,116)들을 모두 제거하면서 표면 전체를 평탄화하기 위하여 CMP 또는 플라즈마에 의한 전면 식각법으로 연마 공정을 실시한다. 이로 인해, 층간 절연막(104)의 비아(112a) 및 트렌치(112b)에만 식각된 Ti/TiN의 확산 방지막(114')과 Al 또는 Cu의 금속(116')이 매립되어 하부 금속배선(bl)과 연결되는 플러그(p) 및 상부 금속배선(tl)이 동시에 형성된다.
이어서, 도 2l에 도시된 바와 같이, 상기 결과물에 이후 형성될 금속 배선과절연하기 위해서 상부의 층간 절연막(118)을 증착한 후에 그 표면을 평탄화한다.
이와 같은 배선 공정을 반복 실시하면 본 발명에 따른 반도체장치의 다층 배선을 제조할 수 있다.
그러므로, 본 발명은 금속 배선용 트렌치가 형성될 영역을 미리 얇은 트렌치 식각하여 층간 절연막에 단차를 형성한 후에 유기성 반사방지막을 도포하여 감광막 패터닝을 용이하게 하고, 트렌치 식각이 이루어지는 영역에 남아 있는 유기성 반사방지막을 하드 마스크로서 이용하여 층간 절연막내에 플러그용 비아 및 금속 배선용 트렌치를 동시에 식각할 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 반도체장치의 다층 금속배선 형성방법은 다음과 같은 효과를 가진다.
첫째, 본 발명은 플러그용 비아 및 상부 배선용 트렌치 식각을 동시에 진행할 수 있기 때문에 기존 배선 공정에 비해 제조 공정 수를 크게 줄일 수 있어 제조공정의 수율을 높일 수 있으며 비용 절감에 효과가 크다.
둘째, 본 발명은 0.18㎛이하의 고집적 반도체기술에 적용할 경우 유기 반사방지막의 사용으로 인해 감광막 패터닝시 하부 패턴들과의 미스얼라인(misalign)을 최소화하고 양호한 단면을 갖는 감광막 패턴을 구현할 수 있다. 즉, 노광 및 현상에 의한 감광막 패터닝은 평판 위에서 진행할 때 더 나은 결과를 나타내며 공정 마진도 확보할 수 있다. 본 발명의 방법은 기본적인 감광막 패터닝이 평판위에서 이루어지기 때문에 감광막 패턴의 단면이 양호하며 상/부의 패턴 사이의 불일치도 최소화할 수 있다.
셋째, 본 발명은 통상적인 상감기법과 비교해서도 대부분의 공정이 감광막 패터닝에 집중되어 있어 제조 공정을 효율적으로 진행할 수 있다. 즉, 일반적인 감광막의 패터닝은 넓은 배선 형태로 패터닝하는 것보다 좁은 비아 형태로 정확하게 패터닝하는 것이 어렵기 때문에 본 발명의 제조 공정에서는 감광막 패터닝시 비아 형태의 패터닝을 배선 위주의 트렌치 패터닝으로 전환하여 작업의 효율성과 공정 마진을 높인다.
넷째, 본 발명은 감광막 패터닝시 유기반사 방지막에 의해 그 두께를 낮출수 있기 때문에 감광막 패터닝의 난이도를 낮출 수 있는 이점이 있다.
Claims (6)
- 반도체장치의 다층 배선 제조 방법에 있어서,반도체 기판의 구조물에 하부 금속배선을 형성하는 단계;상기 하부 금속 배선이 형성된 기판 전면에 평탄화된 층간 절연막을 형성하는 단계;상기 기판 상부에 제 1감광막 패턴을 형성하는 단계;CxFy를 활성화시킨 플라즈마로 제 1감광막 패턴 하부의 층간 절연막을 얇게 트렌치 식각하여 단차를 형성하는 단계;상기 제 1감광막 패턴을 제거하고 결과물 전면에 유기성 반사방지막을 도포하는 단계;상기 유기성 반사방지막 상부에 제 2감광막 패턴을 형성하는 단계;CxFy를 활성화시킨 플라즈마로 제 2감광막 패턴에 맞추어 유기성 반사방지막과 층간 절연막을 식각하여 상기 층간 절연막내에 비아 및 상부 배선용 트렌치를 동시에 형성하는 단계; 및상기 비아 및 상부 배선용 트렌치가 형성된 층간 절연막에 금속을 매립하고 이를 연마하여 하부 금속배선과 연결되는 비아 플러그 및 상부 배선을 동시에 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 다층 금속배선 형성방법.
- 제 1항에 있어서, 상기 제 1감광막 패턴의 두께는 (비아 깊이+과도 식각 깊이)/[(감광막에 대한 층간 절연막의 식각비)×(유기성 반사방지막에 대한 층간 절연막 식각비)-1] 이상인 것을 특징으로 하는 반도체장치의 다층 금속배선 형성방법.
- 제 1항에 있어서, 상기 제 1감광막 패턴 하부의 층간 절연막의 트렌치 식각 두께는 (비아 깊이+과도 식각 깊이)/[(유기성 반사방지막에 대한 층간 절연막의 식각비)-1] 인 것을 특징으로 하는 반도체장치의 다층 금속배선 형성방법.
- 제 1항에 있어서, 상기 제 2감광막 패턴에 맞추어 유기성 반사방지막과 층간 절연막을 식각하는 단계는,상기 제 2감광막에 대한 높은 식각비를 가지고 층간 절연막 표면이 드러날 때까지 유기성 반사방지막을 전면 식각하는 단계;상기 층간 절연막의 트렌치에 매립된 유기성 반사방지막이 식각될때까지 식각 공정을 진행하여 층간 절연막 내에 비아를 형성함과 동시에 유기성 반사방지막을 제거하는 단계; 및상기 식각 공정을 계속 진행하여 상기 층간 절연막내에 하부 금속배선 표면이 드러나는 비아와 상부 배선용 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 다층 금속배선 형성방법.
- 제 1항에 있어서, 상기 제 1감광막 패턴은 하부 및 상부 금속배선을 연결하는 비아 플러그 영역을 정의하는 것을 특징으로 하는 반도체장치의 다층 금속배선 형성방법.
- 제 1항에 있어서, 상기 제 2감광막 패턴은 비아 플러그 및 상부 금속 배선이 형성되지 않는 영역을 정의하는 것을 특징으로 하는 반도체장치의 다층 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065215A KR100363696B1 (ko) | 1999-12-29 | 1999-12-29 | 반도체장치의 다층 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065215A KR100363696B1 (ko) | 1999-12-29 | 1999-12-29 | 반도체장치의 다층 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010065342A true KR20010065342A (ko) | 2001-07-11 |
| KR100363696B1 KR100363696B1 (ko) | 2002-12-05 |
Family
ID=19632419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065215A KR100363696B1 (ko) | 1999-12-29 | 1999-12-29 | 반도체장치의 다층 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100363696B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480369B1 (ko) * | 2001-12-20 | 2005-04-06 | 동부아남반도체 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100942698B1 (ko) * | 2007-12-07 | 2010-02-16 | 한국전자통신연구원 | 다층의 금속 배선 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101081851B1 (ko) | 2004-01-09 | 2011-11-09 | 매그나칩 반도체 유한회사 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
| KR101152261B1 (ko) | 2004-01-09 | 2012-06-08 | 매그나칩 반도체 유한회사 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
| KR101094914B1 (ko) | 2009-10-23 | 2011-12-15 | 주식회사 하이닉스반도체 | 다층 배선 구조의 반도체 장치 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3308714B2 (ja) * | 1994-07-06 | 2002-07-29 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100230392B1 (ko) * | 1996-12-05 | 1999-11-15 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| JP3713869B2 (ja) * | 1997-02-17 | 2005-11-09 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH10340952A (ja) * | 1997-06-03 | 1998-12-22 | Shijie Xianjin Jiti Electric Co Ltd | 集積回路の多層配線形成方法 |
| JPH11176935A (ja) * | 1997-12-08 | 1999-07-02 | Sony Corp | 半導体装置の製造方法 |
-
1999
- 1999-12-29 KR KR1019990065215A patent/KR100363696B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100480369B1 (ko) * | 2001-12-20 | 2005-04-06 | 동부아남반도체 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100942698B1 (ko) * | 2007-12-07 | 2010-02-16 | 한국전자통신연구원 | 다층의 금속 배선 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100363696B1 (ko) | 2002-12-05 |
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