JPH11176935A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11176935A JPH11176935A JP33694597A JP33694597A JPH11176935A JP H11176935 A JPH11176935 A JP H11176935A JP 33694597 A JP33694597 A JP 33694597A JP 33694597 A JP33694597 A JP 33694597A JP H11176935 A JPH11176935 A JP H11176935A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【課題】 ダマシン法を採用する場合も、実現性が高
く、工程が簡明で、配線遅延の発生を防止するようにす
ることも可能な半導体装置の製造方法を提供する。 【解決手段】 下層配線１と、上層の溝配線を少なくと
も備えた多層配線構造を有する半導体装置について、配
線間の接続孔３と上層の溝配線形成用の溝７を層間絶縁
膜２に形成する工程を有する半導体装置の製造方法にお
いて、接続孔３の開口後に有機膜４を層間膜２上に成膜
し、該有機膜上に絶縁膜５を再び成膜する工程を具備す
る。
く、工程が簡明で、配線遅延の発生を防止するようにす
ることも可能な半導体装置の製造方法を提供する。 【解決手段】 下層配線１と、上層の溝配線を少なくと
も備えた多層配線構造を有する半導体装置について、配
線間の接続孔３と上層の溝配線形成用の溝７を層間絶縁
膜２に形成する工程を有する半導体装置の製造方法にお
いて、接続孔３の開口後に有機膜４を層間膜２上に成膜
し、該有機膜上に絶縁膜５を再び成膜する工程を具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、高度に集積された半導体装置の製造
方法に関するものである。本発明は、ダマシン（象嵌）
法、特にデュアルダマシン法を改良した半導体装置の製
造技術として、利用できるものである。
方法に関し、特に、高度に集積された半導体装置の製造
方法に関するものである。本発明は、ダマシン（象嵌）
法、特にデュアルダマシン法を改良した半導体装置の製
造技術として、利用できるものである。
【０００２】
【従来の技術】近年、半導体装置たとえばＬＳＩの微細
化・集積化は著しく、これを達成するために、製造工程
についても、多くの分野で斬新な技術が開発されつつあ
る。たとえば、いわゆる化学的研磨ＣＭＰ（Ｃｈｅｍｉ
ｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）によ
る層間平坦化技術の登場により、多層配線が一般化して
来ている。さらに新たな配線形成技術として、ダマシン
（象嵌）法が脚光を浴びている。特に下部配線層との接
続孔とそれに重なる上層配線を同時に形成するデュアル
ダマシン法については、多くのバリエーションが創案さ
れている。
化・集積化は著しく、これを達成するために、製造工程
についても、多くの分野で斬新な技術が開発されつつあ
る。たとえば、いわゆる化学的研磨ＣＭＰ（Ｃｈｅｍｉ
ｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）によ
る層間平坦化技術の登場により、多層配線が一般化して
来ている。さらに新たな配線形成技術として、ダマシン
（象嵌）法が脚光を浴びている。特に下部配線層との接
続孔とそれに重なる上層配線を同時に形成するデュアル
ダマシン法については、多くのバリエーションが創案さ
れている。
【０００３】これまでに提案されているデュアルダマシ
ン法として、たとえば、Ｔ．Ｎｇｙｕｙｅｎ，ｅｔ．ａ
ｌ．，“Ａ Ｎｏｖｅｌ Ｄａｍａｓｃｅｎ Ｐｒｏｃ
ｅｓｓ ｆｏｒ Ｏｎｅ Ｍａｓｋ Ｖｉａ／Ｉｎｔｅ
ｒｃｏｎｅｎｅｃｔ Ｆｏｒｍａｔｉｏｎｓ”，ＶＬＳ
Ｉ Ｓｙｍｐｏｓｉｕｍ，１９９６，に記載された、マ
スクをあらかじめ特殊な形状に露光・現像する手法や、
Ｋ．Ｋｉｋｕｔａ，ｅｔ．ａｌ．，“Ａｌｕｍｉｎｕｍ
−Ｇｅｒｍａｎｉｕｍ−Ｃｏｐｐｅｒ Ｍｕｌｔｉｌｅ
ｖｅｌ Ｄａｍａｓｃｅｎ Ｐｒｏｃｅｓｓ ｕｓｉｎ
ｇ Ｐｏｌｉｓｈｉｎｇ”，ＩＥＤＭ ９４，ｐｐ１０
１−１０２，ＩＥＥＥ，１９９４，に記載された、下地
に、ＳｉＮ膜を成膜する手法がある。
ン法として、たとえば、Ｔ．Ｎｇｙｕｙｅｎ，ｅｔ．ａ
ｌ．，“Ａ Ｎｏｖｅｌ Ｄａｍａｓｃｅｎ Ｐｒｏｃ
ｅｓｓ ｆｏｒ Ｏｎｅ Ｍａｓｋ Ｖｉａ／Ｉｎｔｅ
ｒｃｏｎｅｎｅｃｔ Ｆｏｒｍａｔｉｏｎｓ”，ＶＬＳ
Ｉ Ｓｙｍｐｏｓｉｕｍ，１９９６，に記載された、マ
スクをあらかじめ特殊な形状に露光・現像する手法や、
Ｋ．Ｋｉｋｕｔａ，ｅｔ．ａｌ．，“Ａｌｕｍｉｎｕｍ
−Ｇｅｒｍａｎｉｕｍ−Ｃｏｐｐｅｒ Ｍｕｌｔｉｌｅ
ｖｅｌ Ｄａｍａｓｃｅｎ Ｐｒｏｃｅｓｓ ｕｓｉｎ
ｇ Ｐｏｌｉｓｈｉｎｇ”，ＩＥＤＭ ９４，ｐｐ１０
１−１０２，ＩＥＥＥ，１９９４，に記載された、下地
に、ＳｉＮ膜を成膜する手法がある。
【０００４】
【発明が解決しようとする課題】しかしながら、すでに
提案されているデュアルダマシン法の製造工程は、既存
技術の中で実現性が高い手法を採用すると、工程が複雑
化すると言う問題点がある。また、工程が簡素な手法を
選択すると、実現できる可能性が低いか、または信頼性
が低くなると言う問題点がある。
提案されているデュアルダマシン法の製造工程は、既存
技術の中で実現性が高い手法を採用すると、工程が複雑
化すると言う問題点がある。また、工程が簡素な手法を
選択すると、実現できる可能性が低いか、または信頼性
が低くなると言う問題点がある。
【０００５】一方では、多層配線化が導入されるのに伴
って、配線ピッチの微細化による配線遅延の問題も指摘
されている。この問題は、配線容量の増大に伴って、配
線遅延が発生し、素子の微細化だけでは全体の高速化が
難しく、対策として層間絶縁膜をより低誘電率化する技
術が開発されつつある。
って、配線ピッチの微細化による配線遅延の問題も指摘
されている。この問題は、配線容量の増大に伴って、配
線遅延が発生し、素子の微細化だけでは全体の高速化が
難しく、対策として層間絶縁膜をより低誘電率化する技
術が開発されつつある。
【０００６】本発明は、上記問題点に鑑みてなされたも
ので、実現性が高く、かつ、工程が簡明で、よって上記
の異なる課題を同時に解決することができ、さらに、配
線遅延の発生を防止するようにすることも可能な半導体
装置の製造方法を提供することを目的とする。
ので、実現性が高く、かつ、工程が簡明で、よって上記
の異なる課題を同時に解決することができ、さらに、配
線遅延の発生を防止するようにすることも可能な半導体
装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、下層配線と、上層の溝配線を少なくとも
備えた多層配線構造を有する半導体装置について、配線
間の接続孔と上層の溝配線形成用の溝を層間絶縁膜に形
成する工程を有する半導体装置の製造方法において、接
続孔の開口後に有機膜を層間膜上に成膜し、該有機膜上
に絶縁膜を再び成膜する工程を具備することを特徴とす
るものである。
の製造方法は、下層配線と、上層の溝配線を少なくとも
備えた多層配線構造を有する半導体装置について、配線
間の接続孔と上層の溝配線形成用の溝を層間絶縁膜に形
成する工程を有する半導体装置の製造方法において、接
続孔の開口後に有機膜を層間膜上に成膜し、該有機膜上
に絶縁膜を再び成膜する工程を具備することを特徴とす
るものである。
【０００８】この発明によれば、接続孔の開口後に有機
膜を層間膜上に成膜し、該有機膜上に絶縁膜を再び成膜
することによって、配線間の接続孔と上層の溝配線形成
用の溝を層間絶縁膜に形成するのを、実現性の高い手法
で、かつ、工程を複雑にせずに、実施できる。また、こ
の発明は、有機膜を低誘電率の材料で形成することによ
り、配線遅延の発生を容易に防止するようにできる。
膜を層間膜上に成膜し、該有機膜上に絶縁膜を再び成膜
することによって、配線間の接続孔と上層の溝配線形成
用の溝を層間絶縁膜に形成するのを、実現性の高い手法
で、かつ、工程を複雑にせずに、実施できる。また、こ
の発明は、有機膜を低誘電率の材料で形成することによ
り、配線遅延の発生を容易に防止するようにできる。
【０００９】また、本発明に係る半導体装置の製造方法
は、下層より接続孔開口済み層間絶縁膜／有機膜／絶縁
膜の構造の積層膜最上層に、下層層間絶縁膜に形成した
接続孔を覆う範囲で溝配線用のエッチングマスクを形成
した後、溝配線形成用の溝を、フッ素系ガスを少なくと
も１種類含む単独または混合ガスにより上層絶縁膜層を
エッチングすることにより形成し、有機膜は酸素少なく
とも含む単独または混合ガスによりエッチングして、上
層の溝及び接続孔を同時に開口することを特徴とする。
は、下層より接続孔開口済み層間絶縁膜／有機膜／絶縁
膜の構造の積層膜最上層に、下層層間絶縁膜に形成した
接続孔を覆う範囲で溝配線用のエッチングマスクを形成
した後、溝配線形成用の溝を、フッ素系ガスを少なくと
も１種類含む単独または混合ガスにより上層絶縁膜層を
エッチングすることにより形成し、有機膜は酸素少なく
とも含む単独または混合ガスによりエッチングして、上
層の溝及び接続孔を同時に開口することを特徴とする。
【００１０】この発明によれば、配線間の接続孔と上層
の溝配線形成用の溝を層間絶縁膜に形成するのを、さら
に実現性の高い手法で、かつ、工程を複雑にせずに、実
施でき、また、この発明も、有機膜を低誘電率の材料で
形成することにより、配線遅延の発生を容易に防止する
ようにできる。
の溝配線形成用の溝を層間絶縁膜に形成するのを、さら
に実現性の高い手法で、かつ、工程を複雑にせずに、実
施でき、また、この発明も、有機膜を低誘電率の材料で
形成することにより、配線遅延の発生を容易に防止する
ようにできる。
【００１１】
【発明の実施の形態】以下本発明の実施の形態について
さらに詳細に説明し、また、本発明の好ましい実施の形
態の具体例について、図面を参照して説明する。但し当
然のことではあるが、本発明は図示実施の形態例に限定
されるものではない。
さらに詳細に説明し、また、本発明の好ましい実施の形
態の具体例について、図面を参照して説明する。但し当
然のことではあるが、本発明は図示実施の形態例に限定
されるものではない。
【００１２】本発明は、次の態様で好ましく実施でき
る。層間絶縁膜（たとえばシリコン酸化膜）に下部配線
層との接続孔を形成した後、有機膜を接続孔内、及び層
間絶縁膜（たとえば酸化膜）上に成膜し、さらに層間絶
縁膜（たとえばシリコン酸化膜）を成膜する。上層の溝
配線のマスクパターンを形成し、上部シリコン酸化膜を
エッチング後、有機低誘電率膜をエッチングする。
る。層間絶縁膜（たとえばシリコン酸化膜）に下部配線
層との接続孔を形成した後、有機膜を接続孔内、及び層
間絶縁膜（たとえば酸化膜）上に成膜し、さらに層間絶
縁膜（たとえばシリコン酸化膜）を成膜する。上層の溝
配線のマスクパターンを形成し、上部シリコン酸化膜を
エッチング後、有機低誘電率膜をエッチングする。
【００１３】このように構成すると、シリコン酸化膜を
エッチングするガスに、フルオロカーボンを含むエッチ
ングガスを用い、有機低誘電率膜をエッチングするガス
に酸素または水素を主体とするガスを用いることで、各
エッチング膜毎に選択性が得られる。上層配線用の溝
を、シリコン酸化膜をフルオロカーボンでエッチング
し、下層の有機低誘電率膜を酸素または水素を主体とす
るガスでエッチングすることにより、下地層間絶縁膜に
先行して加工した接続孔の形状を損なうこと無く、溝及
び接続孔を連続的に加工できる。
エッチングするガスに、フルオロカーボンを含むエッチ
ングガスを用い、有機低誘電率膜をエッチングするガス
に酸素または水素を主体とするガスを用いることで、各
エッチング膜毎に選択性が得られる。上層配線用の溝
を、シリコン酸化膜をフルオロカーボンでエッチング
し、下層の有機低誘電率膜を酸素または水素を主体とす
るガスでエッチングすることにより、下地層間絶縁膜に
先行して加工した接続孔の形状を損なうこと無く、溝及
び接続孔を連続的に加工できる。
【００１４】以下に、本発明の具体的な好ましい実施の
形態例について、図面を参照して説明するが、本発明は
以下説明する実施の形態例により限定を受けるものでは
ない。
形態例について、図面を参照して説明するが、本発明は
以下説明する実施の形態例により限定を受けるものでは
ない。
【００１５】実施の形態例１ この実施の形態例は、本発明を、微細化・集積化した半
導体装置の製造に適用したものである。本例は、多層配
線構造を有する半導体装置の接続孔と上層配線用の溝を
層間膜に形成するデュアルダマシン技術について、接続
孔のドライエッチング後に有機膜を層間膜上に成膜し、
この有機膜上に酸化膜を再び成膜するようにしたもので
ある。さらに詳しくは、下層より接続孔開口済み酸化膜
／有機膜／酸化膜の構造の積層膜最上層に、下層酸化膜
に形成した接続孔を覆う範囲で溝配線用のエッチングマ
スク（フォトレジスト）を形成した後、溝配線を、フッ
素を少なくとも１種類は含む単独または混合ガスにより
上層酸化膜層をエッチングし、下層有機膜は酸素または
酸素との混合ガスによりエッチングして、上層の溝及び
接続孔を同時に形成する（本例では具体的には、後記す
るように、有機膜をエッチングして溝を形成し、連続的
に接続孔内の有機膜をエッチングして接続孔を形成す
る）ようにした例である。図１に本例で製造する半導体
装置の出来上がり構造を断面図で示し、図２ないし図７
に、本例で実施した工程を各工程における断面図で示
す。本例においては、次の（１）〜（９）の工程を行
う。
導体装置の製造に適用したものである。本例は、多層配
線構造を有する半導体装置の接続孔と上層配線用の溝を
層間膜に形成するデュアルダマシン技術について、接続
孔のドライエッチング後に有機膜を層間膜上に成膜し、
この有機膜上に酸化膜を再び成膜するようにしたもので
ある。さらに詳しくは、下層より接続孔開口済み酸化膜
／有機膜／酸化膜の構造の積層膜最上層に、下層酸化膜
に形成した接続孔を覆う範囲で溝配線用のエッチングマ
スク（フォトレジスト）を形成した後、溝配線を、フッ
素を少なくとも１種類は含む単独または混合ガスにより
上層酸化膜層をエッチングし、下層有機膜は酸素または
酸素との混合ガスによりエッチングして、上層の溝及び
接続孔を同時に形成する（本例では具体的には、後記す
るように、有機膜をエッチングして溝を形成し、連続的
に接続孔内の有機膜をエッチングして接続孔を形成す
る）ようにした例である。図１に本例で製造する半導体
装置の出来上がり構造を断面図で示し、図２ないし図７
に、本例で実施した工程を各工程における断面図で示
す。本例においては、次の（１）〜（９）の工程を行
う。
【００１６】（１）図２を参照する。半導体回路の一部
を構成するアルミニウム合金からなる配線１上に、シリ
コン酸化膜からなる層間絶縁膜２を、ここではＳｉＨ4
／Ｏ2を用いた一般的なＣＶＤ法により、２μｍの厚さ
に成膜した。なおこれは、ＴＥＯＳ／Ｏ3 を用いたプラ
ズマＣＶＤを用いて形成するのでもよい。各図中、符号
１０は下地であり、たとえばシリコン基板、ないしはそ
の上に形成された下地層である。
を構成するアルミニウム合金からなる配線１上に、シリ
コン酸化膜からなる層間絶縁膜２を、ここではＳｉＨ4
／Ｏ2を用いた一般的なＣＶＤ法により、２μｍの厚さ
に成膜した。なおこれは、ＴＥＯＳ／Ｏ3 を用いたプラ
ズマＣＶＤを用いて形成するのでもよい。各図中、符号
１０は下地であり、たとえばシリコン基板、ないしはそ
の上に形成された下地層である。
【００１７】（２）次に、ＣＭＰ装置で絶縁膜を研磨し
て、上面を平坦にした図３の構造とした。ここでは、研
磨により、１μｍ厚さまで平坦化した。
て、上面を平坦にした図３の構造とした。ここでは、研
磨により、１μｍ厚さまで平坦化した。
【００１８】（３）シリコン酸化膜からなる層間絶縁膜
２上に、接続孔エッチング用のレジストパターンをを形
成し、エッチング装置で、接続孔３を形成した。これに
より図４の構造とした。この実施の形態例では具体に
は、ＫｒＦレーザーステッパーによりレジストパターン
を形成し、マグネトロンエッチング装置で以下の条件に
て、直径０．２５μｍの接続孔３を形成した。 エッチング条件 使用ガス：Ｃ4 Ｆ8 ＝１２ｍｌ／ｍｉｎ、ＣＯ＝１５０
ｍｌ／ｍｉｎ、Ａｒ＝２００ｍｌ／ｍｉｎ 圧力 ：５．３３Ｐａ ＲＦ電力：１７００ｗ ウエーハ上の平均磁場強度：１２ｍＴ（ミリステラ）
２上に、接続孔エッチング用のレジストパターンをを形
成し、エッチング装置で、接続孔３を形成した。これに
より図４の構造とした。この実施の形態例では具体に
は、ＫｒＦレーザーステッパーによりレジストパターン
を形成し、マグネトロンエッチング装置で以下の条件に
て、直径０．２５μｍの接続孔３を形成した。 エッチング条件 使用ガス：Ｃ4 Ｆ8 ＝１２ｍｌ／ｍｉｎ、ＣＯ＝１５０
ｍｌ／ｍｉｎ、Ａｒ＝２００ｍｌ／ｍｉｎ 圧力 ：５．３３Ｐａ ＲＦ電力：１７００ｗ ウエーハ上の平均磁場強度：１２ｍＴ（ミリステラ）
【００１９】（４）シリコン酸化膜からなる層間絶縁膜
２上に、接続孔３を形成した後、有機低誘電率膜４とし
て、ここではフルオロカーボンの溶媒に溶かしたポリア
リルエーテルを５００ｎｍ厚に成膜し、窒素雰囲気、１
００℃、大気圧の条件で、２分間ベーキング後、さら
に、３５０℃でアニールした。これにより図５の構造と
した。本例で用いたポリアリルエーテルの構造式を、下
記に示す。酸化膜の誘電率が約４．０であるのに対し、
このポリアリルエーテルの誘電率は、２．８である。
２上に、接続孔３を形成した後、有機低誘電率膜４とし
て、ここではフルオロカーボンの溶媒に溶かしたポリア
リルエーテルを５００ｎｍ厚に成膜し、窒素雰囲気、１
００℃、大気圧の条件で、２分間ベーキング後、さら
に、３５０℃でアニールした。これにより図５の構造と
した。本例で用いたポリアリルエーテルの構造式を、下
記に示す。酸化膜の誘電率が約４．０であるのに対し、
このポリアリルエーテルの誘電率は、２．８である。
【００２０】
【化１】
【００２１】（５）ＴＥＯＳ／Ｏ3 を用いたプラズマＣ
ＶＤ法により、シリコン酸化膜５を、３００ｎｍ成膜し
た。これにより上層絶縁膜として、シリコン酸化膜５を
形成した図６の構造を得た。
ＶＤ法により、シリコン酸化膜５を、３００ｎｍ成膜し
た。これにより上層絶縁膜として、シリコン酸化膜５を
形成した図６の構造を得た。
【００２２】（６）その上に、溝配線を、シリコン酸化
膜５／有機低誘電率膜４に加工形成するためにレジスト
を塗布後、ここではＫｒＦレーザーステッパーによりパ
ターニングし、溝配線エッチング用のレジストパターン
６を形成した。以上で図７の構造とした。なお、溝配線
幅は０．５μｍで、図７に図示するように、下地接続孔
３と溝とが重なるようにアライメントを合わせた。
膜５／有機低誘電率膜４に加工形成するためにレジスト
を塗布後、ここではＫｒＦレーザーステッパーによりパ
ターニングし、溝配線エッチング用のレジストパターン
６を形成した。以上で図７の構造とした。なお、溝配線
幅は０．５μｍで、図７に図示するように、下地接続孔
３と溝とが重なるようにアライメントを合わせた。
【００２３】（７）次に、上記レジストパターン６を用
いて、上部シリコン酸化膜５と、有機低誘電率膜４の一
部８（途中まで）を、エッチング加工した。本例では、
マグネトロンエッチャーを用い、以下の条件で加工し
て、図８に示すように、シリコン酸化膜５、及び有機低
誘電率膜４の途中までがエッチングされた構造を得た。 エッチング条件 使用ガス：ＣＨＦ3 ＝１０ｍｌ／ｍｉｎ、Ｏ2 ＝５ｍｌ
／ｍｉｎ、Ａｒ＝３００ｍｌ／ｍｉｎ 圧力 ：５．３３Ｐａ ＲＦ電力：１５００Ｗ（１３．５６ＭＨｚ） ウエーハ上の平均磁場強度：１２ｍＴ（ミリステラ）
いて、上部シリコン酸化膜５と、有機低誘電率膜４の一
部８（途中まで）を、エッチング加工した。本例では、
マグネトロンエッチャーを用い、以下の条件で加工し
て、図８に示すように、シリコン酸化膜５、及び有機低
誘電率膜４の途中までがエッチングされた構造を得た。 エッチング条件 使用ガス：ＣＨＦ3 ＝１０ｍｌ／ｍｉｎ、Ｏ2 ＝５ｍｌ
／ｍｉｎ、Ａｒ＝３００ｍｌ／ｍｉｎ 圧力 ：５．３３Ｐａ ＲＦ電力：１５００Ｗ（１３．５６ＭＨｚ） ウエーハ上の平均磁場強度：１２ｍＴ（ミリステラ）
【００２４】（８）さらに有機低誘電率膜４をエッチン
グして、溝配線用の溝７を形成し、一度埋め込まれた接
続孔３を再び開口した。これによって、図１に示す構造
を得るのである。ここでは有機低誘電率膜４は、ＥＣＲ
エッチング装置を用いて、以下の条件によりエッチング
した。 エッチング条件 使用ガス：Ｏ2 ＝５０ｍｌ／ｍｉｎ 圧力 ：０．７Ｐａ マイクロ波投入電力：１２００Ｗ（２．４５ＧＨｚ） ＲＦバイアス：７０Ｗ（４００ｋＨｚ） ウエーハ基板制御温度：−７０℃
グして、溝配線用の溝７を形成し、一度埋め込まれた接
続孔３を再び開口した。これによって、図１に示す構造
を得るのである。ここでは有機低誘電率膜４は、ＥＣＲ
エッチング装置を用いて、以下の条件によりエッチング
した。 エッチング条件 使用ガス：Ｏ2 ＝５０ｍｌ／ｍｉｎ 圧力 ：０．７Ｐａ マイクロ波投入電力：１２００Ｗ（２．４５ＧＨｚ） ＲＦバイアス：７０Ｗ（４００ｋＨｚ） ウエーハ基板制御温度：−７０℃
【００２５】（９）最後に、レジストマスクをアッシン
グ装置により除去し、その後、配線用の金属を、接続孔
３と、溝７に成膜して、配線構造を形成した。
グ装置により除去し、その後、配線用の金属を、接続孔
３と、溝７に成膜して、配線構造を形成した。
【００２６】本実施の形態例によれば、配線と接続孔を
形成する際、デュアルダマシンとしての工程の簡略化が
実現できる。また、層間絶縁膜の一部に、有機低誘電率
膜を用いたので、これにより、配線遅延が抑制できる。
形成する際、デュアルダマシンとしての工程の簡略化が
実現できる。また、層間絶縁膜の一部に、有機低誘電率
膜を用いたので、これにより、配線遅延が抑制できる。
【００２７】実施の形態例２ 本実施の形態例は、実施の形態例とほぼ同様なプロセス
を行うが、上記した工程（４）に用いる有機低誘電率膜
を、ポリアリルエーテルの他の物質に置き換えて、実施
した例である。
を行うが、上記した工程（４）に用いる有機低誘電率膜
を、ポリアリルエーテルの他の物質に置き換えて、実施
した例である。
【００２８】本例では、上記実施の形態例１における工
程（４）を、次のように行った。すなわち、シリコン酸
化膜からなる層間絶縁膜２上に、接続孔３を形成した
後、有機低誘電率膜４として、ここではフルオロカーボ
ンの溶媒に溶かした環状フッ素樹脂を５００ｎｍ厚に成
膜し、窒素雰囲気、１００℃、大気圧の条件で、２分間
ベーキング後、さらに、３５０℃でアニールした。本例
で用いた環状フッ素樹脂の構造式を、下記に示す。式
中、ｘ，ｙ，ｚは、正の整数である。この環状フッ素樹
脂（環状フッ素樹脂シロキサン共重合体）の誘電率は、
２．４である。
程（４）を、次のように行った。すなわち、シリコン酸
化膜からなる層間絶縁膜２上に、接続孔３を形成した
後、有機低誘電率膜４として、ここではフルオロカーボ
ンの溶媒に溶かした環状フッ素樹脂を５００ｎｍ厚に成
膜し、窒素雰囲気、１００℃、大気圧の条件で、２分間
ベーキング後、さらに、３５０℃でアニールした。本例
で用いた環状フッ素樹脂の構造式を、下記に示す。式
中、ｘ，ｙ，ｚは、正の整数である。この環状フッ素樹
脂（環状フッ素樹脂シロキサン共重合体）の誘電率は、
２．４である。
【００２９】
【化２】
【００３０】この実施の形態例も、上述した実施の形態
例１と同様の効果を果たすことができる。
例１と同様の効果を果たすことができる。
【００３１】
【発明の効果】上述したように、本発明に係る半導体装
置の製造方法を用いると、ダマシン法を採用する場合
も、実現性が高く、かつ、工程が簡明で、よって従来の
問題点を解決した手法が提供でき、さらに、配線遅延の
発生を防止するようにすることも可能なであるという効
果を得ることができる。
置の製造方法を用いると、ダマシン法を採用する場合
も、実現性が高く、かつ、工程が簡明で、よって従来の
問題点を解決した手法が提供でき、さらに、配線遅延の
発生を防止するようにすることも可能なであるという効
果を得ることができる。
【図１】 本発明の実施の形態例１で得られる構造を示
す断面図である。
す断面図である。
【図２】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（１）。
図で示すものである（１）。
【図３】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（２）。
図で示すものである（２）。
【図４】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（３）。
図で示すものである（３）。
【図５】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（４）。
図で示すものである（４）。
【図６】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（５）。
図で示すものである（５）。
【図７】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（６）。
図で示すものである（６）。
【図８】 本発明の実施の形態例１の工程を、順に断面
図で示すものである（７）。
図で示すものである（７）。
１・・・下層（金属）配線、２・・・層間絶縁膜（シリ
コン酸化膜）、３・・・接続孔（Ｖｉａ Ｈｏｌｅ）、
４・・・有機低誘電率膜、５・・・上層絶縁膜（シリコ
ン酸化膜）、６・・・溝配線形成用フォトレジストマス
ク、７・・・（上層溝配線形成用）溝。
コン酸化膜）、３・・・接続孔（Ｖｉａ Ｈｏｌｅ）、
４・・・有機低誘電率膜、５・・・上層絶縁膜（シリコ
ン酸化膜）、６・・・溝配線形成用フォトレジストマス
ク、７・・・（上層溝配線形成用）溝。
Claims (4)
- 【請求項１】 下層配線と、上層の溝配線を少なくとも
備えた多層配線構造を有する半導体装置について、配線
間の接続孔と上層の溝配線形成用の溝を層間絶縁膜に形
成する工程を有する半導体装置の製造方法において、 接続孔の開口後に有機膜を層間膜上に成膜し、該有機膜
上に絶縁膜を再び成膜する工程を具備することを特徴と
する半導体装置の製造方法。 - 【請求項２】 下層より接続孔開口済み層間絶縁膜／有
機膜／絶縁膜の構造の積層膜最上層に、下層層間絶縁膜
に形成した接続孔を覆う範囲で溝配線用のエッチングマ
スクを形成した後、溝配線形成用の溝を、フッ素系ガス
を少なくとも１種類含む単独または混合ガスにより上層
絶縁膜層をエッチングすることにより形成し、有機膜は
酸素少なくとも含む単独または混合ガスによりエッチン
グして、上層の溝及び接続孔を同時に開口することを特
徴とする半導体装置の製造方法。 - 【請求項３】 多層配線構造における層間膜中の有機膜
として酸化膜以下の誘電率を有する材質を適用すること
を特徴とする請求項１に記載の半導体装置の製造装置。 - 【請求項４】 多層配線構造における層間膜中の有機膜
として酸化膜以下の誘電率を有する材質を適用すること
を特徴とする請求項２に記載の半導体装置の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33694597A JPH11176935A (ja) | 1997-12-08 | 1997-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33694597A JPH11176935A (ja) | 1997-12-08 | 1997-12-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176935A true JPH11176935A (ja) | 1999-07-02 |
Family
ID=18304081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33694597A Pending JPH11176935A (ja) | 1997-12-08 | 1997-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11176935A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014786A1 (fr) * | 1998-09-02 | 2000-03-16 | Tokyo Electron Limited | Procede de production d'un dispositif a semi-conducteur |
| KR100363696B1 (ko) * | 1999-12-29 | 2002-12-05 | 주식회사 하이닉스반도체 | 반도체장치의 다층 금속배선 형성방법 |
| US8420532B2 (en) * | 2007-06-29 | 2013-04-16 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device |
-
1997
- 1997-12-08 JP JP33694597A patent/JPH11176935A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014786A1 (fr) * | 1998-09-02 | 2000-03-16 | Tokyo Electron Limited | Procede de production d'un dispositif a semi-conducteur |
| US6737350B1 (en) | 1998-09-02 | 2004-05-18 | Tokyo Electron Limited | Method of manufacturing semiconductor device |
| KR100363696B1 (ko) * | 1999-12-29 | 2002-12-05 | 주식회사 하이닉스반도체 | 반도체장치의 다층 금속배선 형성방법 |
| US8420532B2 (en) * | 2007-06-29 | 2013-04-16 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device |
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