KR100365767B1 - 반도체장치의콘택홀형성방법 - Google Patents

반도체장치의콘택홀형성방법 Download PDF

Info

Publication number
KR100365767B1
KR100365767B1 KR1019950043278A KR19950043278A KR100365767B1 KR 100365767 B1 KR100365767 B1 KR 100365767B1 KR 1019950043278 A KR1019950043278 A KR 1019950043278A KR 19950043278 A KR19950043278 A KR 19950043278A KR 100365767 B1 KR100365767 B1 KR 100365767B1
Authority
KR
South Korea
Prior art keywords
contact hole
forming
substrate
semiconductor device
etching
Prior art date
Application number
KR1019950043278A
Other languages
English (en)
Other versions
KR970030388A (ko
Inventor
박희국
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950043278A priority Critical patent/KR100365767B1/ko
Publication of KR970030388A publication Critical patent/KR970030388A/ko
Application granted granted Critical
Publication of KR100365767B1 publication Critical patent/KR100365767B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체장치의 콘택홀 형성방법에 관한 것으로, 기판상에 절연막을 형성하는 제 1 단계; 상기 절연막상에 포토레지스트 패턴을 형성하는 제 2 단계; 상기 기판의 온도를 100℃ 이하로 유지하면서 상기 포토레지스트 패턴을 마스크로 이용하여 상기 절연막을 플라즈마 식각에 의해 소정깊이만큼 식각하는 제 3 단계; 및 상기 기판의 온도를 150℃ 이상으로 유지하면서 상기 절연막의 나머지 부분을 식각하여 콘택홀을 형성하는 제 4 단계를 포함하여 이루어지며 완만하게 경사진 콘택홀의 형성을 가능하게 하여 금속 증착시의 스텝 커버리지를 향상시킨다.

Description

반도체장치의 콘택홀 형성방법
본 발명은 반도체장치의 콘택홀 형성방법에 관한 것으로, 특히 반도체 집적회로 제조시 배선 연결공정에 필요한 산화막 콘택홀 형성방법에 관한 것이다.
반도체소자 제조시 금속배선 등을 기판내의 접합부분 또는 하부 배선과 연결하는 기술로서, 금속배선과 기판내의 접합부분 또는 하부 배선과의 사이에 절연막을 형성하고 절연막에 콘택홀을 형성하여 이 콘택홀을 배선들간의 전기적인 접속이이루어지도록 하고 있다.
종래 기술에 의한 콘택홀 형성방법을 설명하면 다음과 같다.
우선, 제1도에 도시한 바와 같이 기판(1)상에 절연막(2)을 형성하고 이 절연막(2)을 포토레지스트(도시하지 않음)를 적용한 사진식각공정등을 통해 선택적으로 식각하여 콘택홀(4)을 형성한다.
또 다른 방법으로서, 제2도 (a)에 도시된 바와 같이 기판(1)상에 절연막(2)을 형성하고, 이위에 소정의 포토레지스트패턴(3)을 형성한 후, 이를 마스크로 이용하여 먼저 등방성 식각을 행한 다음 이어서 이방성식각을 행하여 제2도 (b)에 도시된 바와 같은 프로파일을 갖는, 즉 윗부분이 넓은 형상을 갖는 콘택홀(4)을 형성한다.
상기한 종래 기술에 있어서는 콘택홀을 형성한 후, 스퍼터링(sputtering) 방법등에 의해 금속을 증착하여 배선을 형성할 때, 제1도 및 제2도의 A, B부분과 같이 각이 진 모서리에 의하여 금속 증착시 스텝 커버리지(step coverage)가 불량하게 되어 결과적으로 콘택홀내에서의 금속배선의 단락을 초래하게 된다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 각이 진 모서리등이 없는 완만한 프로파일을 갖는 콘택홀을 형성함으로써 금속 증착시의 스텝 커버리지를 향상시킬 수 있도록 한 반도체장치의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 콘택홀 형성방법은 기판상에 절연막을 형성하는 제 1 단계; 상기 절연막상에 포토레지스트 패턴을 형성하는 제 2 단계; 상기 기판의 온도를 100℃ 이하로 유지하면서 상기 포토레지스트 패턴을 마스크로 이용하여 상기 절연막을 플라즈마 식각에 의해 소정 깊이만큼 식각하는 제 3 단계; 및 상기 기판의 온도를 150℃ 이상으로 유지하면서 상기 절연막의 나머지 부분을 식각하여 콘택홀을 형성하는 제 4 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제3도에 본 발명에 의한 반도체장치의 콘택홀 형성방법을 공정순서에 따라 도시하였다.
먼저, 제3도 (a)에 도시된 바와 같이 기판(11)상에 절연막(12)을 형성하고, 이위에 포토레지스트를 도포한 후, 이를 사진식각공정을 통해 선택적으로 노광 및 현상하여 CD(Critical Demension) 'a'를 갖는 콘택홀 패턴(13)을 형성한다.
이어서 제3도 (b)에 도시된 바와 같이 상기 콘택홀 패턴(13)을 마스크로 하여 상기 절연막(12)을 플라즈마 식각장비를 이용하여 식각하는바, 기판의 온도를 100℃이하로 낮추어 소정깊이까지만 부분 식각하여 1차 콘택홀(14)을 형성한다. 이때, 식각가스로는 CF, CHF계통을 사용하는 것이 바람직하다. 이와 같이 하면 플라즈마 식각시의 통상적인 기판 온도인 150℃ 이상일때와는 달리 플라즈마 식각시의 식각 부산물의 중합(polymerization)이 원활하게 이루어져 절연막의 측면이 경사지게 형성되어진다.
다음에 제3도 (c)에 도시된 바와 같이 기판 온도를 150℃ 이상으로 조정하여 절연막의 나머지 부분을 플라즈마 식각하면, 통상적인 이방성 식각이 이루어져 도시된 바와 같이 각이 진 모서리부분이 없는 윗부분이 넓은 형태의 최종적인 'Y형' 2차 콘택홀(15)이 형성되게 된다. 이때, 기존의 마스크 CD(critical demension)인 제3도 (a)의 "a"가 식각후 CD인 제3도 (b)의 "b"로 증가하게 되나, 마스크 CD를 부분식각률로서 환산하여 축소 제작하면 온도 조절이 된 플라즈마 식각후에도 CD를 서브마이크론 이하의 콘택홀로 충분히 형성할 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 콘택홀 형성을 위한 절연막의 식각시 기판의 온도를 저온에서 고온으로 조절함으로써 각이 진 모서리등이 없는 완만하게 경사진 콘택홀을 형성할 수 있게 되므로 미세 패턴 및 높은 단차등에 의해 기인되는 금속 증착시의 스텝 커버리지를 완화시킬 수 있게 되며, 이에 따라 공정 여유도를 확보할 수 있게 된다.
제1도 및 제2도는 종래기술에 의한 반도체장치의 콘택홀 형성방법을 도시한 공정순서도.
제3도는 본 발명에 의한 반도체장치의 콘택홀 형성방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명 *
11; 기판 12; 절연막
13; 콘택홀 패턴 14; 1차 콘택홀
15; 2차 콘택홀

Claims (4)

  1. 반도체 장치의 제조 방법에 있어서,
    기판상에 절연막을 형성하는 제 1 단계;
    상기 절연막상에 포토레지스트 패턴을 형성하는 제 2 단계;
    상기 기판의 온도를 100℃ 이하로 유지하면서 상기 포토레지스트 패턴을 마스크로 이용하여 상기 절연막을 플라즈마 식각에 의해 소정 깊이만큼 식각하는 제 3 단계; 및
    상기 기판의 온도를 150℃ 이상으로 유지하면서 상기 절연막의 나머지 부분을 식각하여 콘택홀을 형성하는 제 4 단계를 포함하여 이루어짐을 특징으로 하는 반도체장치의 콘택홀 형성방법.
  2. 제1항에 있어서,
    상기 제 3 단계에서,
    상기 소정 두께만큼 식각되는 절연막의 상단부는 경사지게 형성되는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
  3. 제1항에 있어서,
    상기 제 4 단계에서,
    상기 콘택홀의 입구부분은 Y자 형태로 형성되는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
  4. 제1항에 있어서,
    상기 플라즈마 식각시 식각가스로 CF, CHF 계열의 가스를 사용하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
KR1019950043278A 1995-11-23 1995-11-23 반도체장치의콘택홀형성방법 KR100365767B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950043278A KR100365767B1 (ko) 1995-11-23 1995-11-23 반도체장치의콘택홀형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950043278A KR100365767B1 (ko) 1995-11-23 1995-11-23 반도체장치의콘택홀형성방법

Publications (2)

Publication Number Publication Date
KR970030388A KR970030388A (ko) 1997-06-26
KR100365767B1 true KR100365767B1 (ko) 2003-03-03

Family

ID=37491070

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950043278A KR100365767B1 (ko) 1995-11-23 1995-11-23 반도체장치의콘택홀형성방법

Country Status (1)

Country Link
KR (1) KR100365767B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199849A (ja) * 1990-11-29 1992-07-21 Nec Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199849A (ja) * 1990-11-29 1992-07-21 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR970030388A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
US4487652A (en) Slope etch of polyimide
US4495220A (en) Polyimide inter-metal dielectric process
EP0239756A1 (en) Process for forming planar chip-level wiring
JPH01290236A (ja) 幅の広いトレンチを平坦化する方法
JPH11135626A (ja) 半導体装置の製造方法
US5767019A (en) Method for forming a fine contact hole in a semiconductor device
US5966632A (en) Method of forming borderless metal to contact structure
US6376357B1 (en) Method for manufacturing a semiconductor device with voids in the insulation film between wirings
KR20030000137A (ko) 반도체소자의 제조방법
KR100365767B1 (ko) 반도체장치의콘택홀형성방법
JPH098131A (ja) 半導体装置の製造方法
KR100434710B1 (ko) 반도체 소자의 비아홀 형성방법
JP3196847B2 (ja) 配線構造及びその製造方法
KR100333698B1 (ko) 다층 배선의 형성 방법
KR100668726B1 (ko) 반도체 소자의 비트라인 콘택 형성방법
KR100197657B1 (ko) 반도체 소자의 미세 콘택홀 형성방법
KR920000629B1 (ko) 에치백 공정을 이용한 반도체 장치의 제조방법
KR100236096B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100436131B1 (ko) 반도체소자의미세패턴형성방법
KR20030002942A (ko) 반도체 소자의 금속 배선 형성 방법
KR0171990B1 (ko) 폴리 실리콘막을 이용한 다층 금속 배선의 평탄화 방법
JPH11176935A (ja) 半導体装置の製造方法
KR0179229B1 (ko) 패턴 인식용 얼라인 키의 형성 방법
KR940011731B1 (ko) 개구부의 형성방법
KR100248805B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee