KR100236096B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

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Abstract

본 발명은 사진공정의 얼라인 마진(Align Margin)을 확보하는데 적당한 반도체 소자의 콘택홀 형성방법에 관한 것으로, 반도체 기판상에 일정한 간격을 갖는 금속배선을 형성하는 단계와, 상기 금속배선의 상부와 양측면에 캡 절연막 및 절연막 측벽을 각각 형성하는 단계와, 상기 캡 절연막 및 절연막 측벽을 포함한 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 절연막상에 하드 마스크층을 형성한 후 선택적으로 제거하는 단계와, 그리고 상기 하드 마스크층을 마스크로 이용하여 상기 금속배선 사이의 반도체 기판의 표면이 노출되도록 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 콘택홀 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 사진공정의 얼라인 마진(Align Margin)을 확보하는데 적당한 반도체 소자의 콘택홀 형성방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 콘택홀 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체 기판(11)상에 금속층과 제 1 질화막을 차례로 형성한 후, 사진석판술 및 식각공정으로 상기 제 1 질화막과 금속층을 선택적으로 제거하여 일정한 간격을 갖는 캡 질화막(13) 및 금속배선(12)을 형성한다.
이어, 상기 캡 질화막(13)을 포함한 반도체 기판(11)의 전면에 제 2 질화막을 형성한 후 에치백 공정(Etch Back)을 실시하여 상기 캡 질화막(13) 및 금속배선(12)의 양측면에 질화막 측벽(14)을 형성한다.
도 1b에 도시한 바와같이 상기 질화막 측벽(14)을 포함한 반도체 기판(11)의 전면에 표면을 평탄화시키기 위해 산화막(15)을 두껍게 형성하고, 상기 산화막(15)상에 포토레지스트(16)를 도포한 후, 노강 및 현상공정을 실시하여 상기 포토레지스트(16)를 패터닝한다.
도 1c에 도시한 바와같이 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 금속배선(12) 사이의 반도체 기판(11)의 표면이 노출되도록 상기 산화막(15)을 선택적으로 제거하여 콘택홀(17)을 형성한다.
이때 상기 포토레지스트(16)를 마스크로 이용하여 상기 콘택홀(17)을 형성할 때 고선택비를 위해 C4F8, C3F8가스를 사용하는데, 고선택비 때문에 상기 캡 질화막(13) 및 질화막 측벽(14)도 상기 산화막(15)을 식각하여 콘택홀(17)을 형성할 때 제거되어 상기 금속배선(12)의 일부가 식각되는 현상이 발생한다.
그러나 이와같이 종래의 반도체 소자의 콘택홀 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 포토레지스트를 마스크로 이용하여 콘택홀 형성시 선택비 향상에 그 한계가 있어 콘택홀 형성시 금속배선의 일부까지 제거가 되어 이후 공정에서 금속배선 형성에서 금속배선의 숏트(Short)가 발생하여 소자의 신뢰성을 저하시킨다.
둘째, 포토레지스트를 마스크로 이용하여 콘택홀 형성시 포토레지스트의 얼라인 마진의 불량으로 인하여 정확하게 콘택홀을 형성하고자 하는 곳에 형성하기가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 중간마스크층을 형성하여 콘택홀을 형성하여 금속배선의 숏트를 방지하여 소자의 신뢰성을 향상시키고, 얼라인 마진을 향상하도록 한 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 금속배선
23 : 캡 질화막 24 : 질화막 측벽
25 : 산화막 26 : 하드 마스크층
27 : 포토레지스트 28 : 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택홀 형성방법은 반도체 기판상에 일정한 간격을 갖는 금속배선을 형성하는 단계와, 상기 금속배선의 상부와 양측면에 캡 절연막 및 절연막 측벽을 각각 형성하는 단계와, 상기 캡 절연막 및 절연막 측벽을 포함한 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 절연막상에 하드 마스크층을 형성한 후 선택적으로 제거하는 단계와, 그리고 상기 하드 마스크층을 마스크로 이용하여 상기 금속배선 사이의 반도체 기판의 표면이 노출되도록 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 반도체 기판(21)상에 금속층과 제 1 질화막을 차례로 형성한 후, 사진석판술 및 식각공정으로 상기 제 1 질화막과 금속층을 선택적으로 제거하여 일정한 간격을 갖는 캡 질화막(23) 및 금속배선(22)을 형성한다.
이어, 상기 캡 질화막(23)을 포함한 반도체 기판(21)의 전면에 제 2 질화막을 형성한 후 에치백 공정을 실시하여 상기 캡 질화막(23) 및 금속배선(22)의 양측면에 질화막 측벽(24)을 형성한다.
도 2b에 도시한 바와같이 상기 질화막 측벽(24)을 포함한 반도체 기판(21)의 전면에 산화막(25) 및 질화막이나 폴리 실리콘으로 하드 마스크(Hard Mask)층(26)을 차례로 형성하고, 상기 하드 마스크층(26)상에 포토레지스트(Photo Resist)(27)를 도포한 후, 노강 및 현상공정을 실시하여 상기 포토레지스트(27)를 패터닝(Patterning)한다.
이때 상기 하드 마스크층(26)으로 질화막을 사용할 경우 증착온도는 700 ~ 800℃, NH3의 유량은 200 ~ 300 sccm, DCS(Dichlorosilane)의 유량은 20 ~ 50 sccm 그리고 압력은 50 ~ 200Pa에서 증착한다.
그리고 상기 하드 마스크층(26)으로 폴리 실리콘을 사용할 경우 증착온도는 500 ~ 700℃, SiH4의 유량은 100 ~ 2000 sccm, PH3의 유량은 0 ~ 100 sccm 그리고 압력은 50 ~ 200Pa에서 증착한다.
이어, 상기 패터닝된 포토레지스트(27)를 마스크로 이용하여 상기 하드 마스크층(26)을 선택적으로 제거한다.
도 2c에 도시한 바와같이 상기 포토레지스트(27)를 제거하고, 상기 하드 마스크층(26)을 마스크로 이용하여 상기 금속배선(22) 사이의 반도체 기판(21)의 표면이 노출되도록 상기 산화막(25)을 선택적으로 제거하여 콘택홀(28)을 형성한다.
이때 상기 콘택홀(28)을 형성하기 위한 식각장비는 RIE(Reactive Ion Etching) 방식을 이용하는데 그 조건은 CF4는 100 ~ 2000 sccm, CHF3는 100 ~ 2000 sccm, C2H2F2는 100 ~ 2000 sccm, RF(Radio Frequency) 파워(Power)는 200 ~ 3000 W, 압력은 100 ~ 2000mT, 그리고 캐소드(Cathode) 온도는 -40 ~ 40℃의 조건에 의해 식각공정이 이루어진다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 콘택홀 형성방법에 있어서 다음과 같은 효과가 있다.
첫째, 별도의 마스크층을 형성하여 콘택홀을 형성할 때 마스크층에서 식각하는 식각이온을 소비하기 때문에 캡 질화막의 식각속도를 늦추어 금속배선의 숏트를 방지하므로써 신뢰성이 좋은 반도체 소자를 얻을 수 있다.
둘째, 금속배선이 식각되는 방지하기 위한 캡 질화막의 두께를 얇게 할 수 있어 이후 공정에서 표면을 평탄화시키는 공정이 간소하다.

Claims (5)

  1. 반도체 기판상에 일정한 간격을 갖는 금속배선을 형성하는 단계;
    상기 금속배선의 상부와 양측면에 캡 절연막 및 절연막 측벽을 각각 형성하는 단계;
    상기 캡 절연막 및 절연막 측벽을 포함한 반도체 기판의 전면에 절연막을 형성하는 단계;
    상기 절연막상에 하드 마스크층을 형성한 후 선택적으로 제거하는 단계;
    상기 하드 마스크층을 마스크로 이용하여 상기 금속배선 사이의 반도체 기판의 표면이 노출되도록 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크층은 질화막이나 폴리 실리콘으로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제 2 항에 있어서,
    상기 하드 마스크층으로 질화막을 증착할 때 조건은 증착온도는 700 ~ 800℃, NH3의 유량은 200 ~ 300 sccm, DCS(Dichlorosilane)의 유량은 20 ~ 50 sccm 그리고 압력은 50 ~ 200Pa으로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제 2 항에 있어서,
    상기 하드 마스크층으로 폴리 실리콘을 증착할때의 조건은 증착온도는 500 ~ 700℃, SiH4의 유량은 100 ~ 2000 sccm, PH3의 유량은 0 ~ 100 sccm 그리고 압력은 50 ~ 200Pa으로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  5. 제 1 항에 있어서,
    상기 콘택홀을 형성하기 위한 식각장비는 RIE 공정을 이용하는데 그 조건은 CF4는 100 ~ 2000 sccm, CHF3는 100 ~ 2000 sccm, C2H2F2는 100 ~ 2000 sccm, RF 파워는 200 ~ 3000 W, 압력은 100 ~ 2000mT, 그리고 캐소드 온도는 -40 ~ 40℃의 조건으로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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