KR0182176B1 - 반도체 소자의 접촉부 제조 공정 - Google Patents

반도체 소자의 접촉부 제조 공정 Download PDF

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KR0182176B1 KR1019960015370A KR19960015370A KR0182176B1 KR 0182176 B1 KR0182176 B1 KR 0182176B1 KR 1019960015370 A KR1019960015370 A KR 1019960015370A KR 19960015370 A KR19960015370 A KR 19960015370A KR 0182176 B1 KR0182176 B1 KR 0182176B1
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Abstract

이 발명은 금속 접촉부(Metal Contact Hall) 제조 공정에서 접촉부의 폭은 좁게 형성하면서도 접촉부 상부에 증착하는 금속막의 스텝 커버리지는 향상시키는 반도체 소자의 접촉부 제조 공정에 관한 것이다.
이 발명의 구성은, 반도체 기판의 특정 부위에 이온 주입된 전도 영역을 형성시킨 후 기판 전면에 절연막을 증착하고, 절연막 상부에 접촉부 제조를 위한 제1감광막 패턴을 형성하는 단계와, 제1감광막 패턴에 의해 노출된 절연막의 일부를 식각한 후에 잔류 감광막 패턴을 제거하는 단계와, 기판 전면에 제2감광막을 도포한 후 제2감광막 패턴을 형성하고, 제2감광막 패턴의 측벽은 제1감광막 패턴에 의해 절연막이 1차 식각된 부위 내부에 위치하게 하는 단계와, 제2감광막 패턴에 노출된 접촉부 제조 부위의 절연막의 일부를 습식 등방성 식각 방식으로 2차 식각한 후, 잔류한 절연막을 건식 이방성 식각 방식으로 3차 식각하여 전도 영역을 노출시켜 접촉부를 형성하는 단계와, 금속막을 증착시키는 단계로 이루어진다.
이 발명의 효과는, 접촉부에서 습식 식각되는 폭은 감소시키는 반면에 깊이가 증가하고, 상대적으로 건식 식각되는 깊이는 감소하기 때문에 접촉부 창에 증착되는 금속막의 스텝 커버리지를 크게 증가시키고, 따라서 금속 배선의 신뢰성도 향상시킬 수 있는 반도체 소자의 접촉부 제조공정을 제공할 수 있다.

Description

반도체 소자의 접촉부 제조 공정
제1a도 내지 d도는 종래의 기술에 의한 반도체 소자의 접촉부 제조 공정을 도시하고 있고,
제2a도 내지 e도는 이 발명의 실시예에 따른 반도체 소자의 접촉부 제조 공정을 도시하고 있다.
* 도면의 주요부분에 대한 부호의 설명
1, 10 : 반도체 기판 2, 20 : 전도 영역
3, 30 : 절연막 4, 40 : 감광막 패턴
50 : 제2감광막 패턴 6, 70 : 금속막
이 발명은 반도체 소자의 접촉부 제조 공정에 관한 것으로서, 특히 금속 접촉부(Metal Contact Hall) 제조 공정에서 접촉부(Contact Hall)의 폭은 좁게 형성하면서도 접촉부 상부에 증학하는 금속막의 스텝 커버리지(Step Coverage)는 향상시키는 반도체 소자의 접촉부 제조 공정에 관한 것이다.
이하, 첨부된 도면을 참조로 하여 종래의 반도체 소자의 접촉부 제조 공정에 대하여 설명하기로 한다.
제1도 a) 내지 d)는 종래의 기술에 의한 반도체 소자의 접촉부 제조공정을 도시하고 있다.
제1도를 참고로 하여, 종래의 반도체 소자의 접촉부 제조 공정의 구성은, 반도체 기판(1)의 특정 부위에 이온 주입된 전도 영역(2)을 형성시킨후, 기판 전면에 절연막(3)을 증착하고, 상기의 절연막(3)상에 감광막(4)을 이용하여 접촉부 패턴을 형성시키는 단계(제1도 a)와, 상기의 감광막(4) 패턴에 의해 노출된 절연막(3)의 일부를 습식 등방성 식각으로 식각하여 제거하는 단계(제1도 b)와, 상기의 습식 식각 후 남은 절연막(3)을 건식 이방성 식각 방식으로 식각하여 전도 영역(2)을 노출시켜 접촉부를 형성하고, 식각 완료 후 잔류 감광막(4)을 제거하는 단계(제1도 c)와, 상기의 접촉부에 금속막(6)을 증착한 후에 후속 공정을 진행하는 단계(제1도 d)로 이루어져 있다.
상기의 구성에 의한 종래의 반도체 소자의 접촉부 제조 공정의 작용은 다음과 같다.
종래의 접촉부 제조 공정은 절연막 상부에 감광막 패턴을 형성한 후 습식 등방성 식각(Wet Isotropic Etching)과 건식 이방성 식각(Dry anisotropic Etching)을 차례로 실시하여 절연막 상의 특정 부위에서 이온 주입된 전도 영역이 드러나도록 접촉부를 형성시키고 있다.
반도체 집적회로에서 고집적을 구현하기 위해서는 접촉부의 폭을 줄여야 하는데 종래의 방식에서 접촉부의 폭을 줄이면 접촉부 상부에 증착되는 금속막의 스텝 커버리지가 크게 저하되어 금속 패턴의 신뢰성이 떨어지고 심한 경우에는 금속 패턴의 단선을 초래하게 된다.
제1도 a)를 참조하면, 반도체 기판(1)의 특정 부위에 이온 주입된 전도 영역(2)을 형성시킨 후 기판 전면에 절연막(3)을 증착한다. 다음에 절연막(3)상에 감광막(4)을 이용하여 접촉부 패턴을 형성시킨다.
제1도 b)를 참조하면, 감광막(4) 패턴에 의해 노출된 절연막(3)의 일부를 습식 등방성 식각으로 식각하여 제거한다.
제1도 c)를 참조하면 습식 식각 후 남은 절연막(3)을 건식 이방성 식각 방식으로 식각하여 전도 영역(2)을 노출시켜 접촉부를 형성하고, 식각 완료 후 잔류 감광막(4)을 제거한다.
제1도 d)를 참조하면 접촉부에 금속막을 증착한 후 후속 공정을 진행한다.
그러나, 상기한 종래의 반도체 소자의 접촉부 제조 공정은 절연막 두께의 40%~50%를 습식 등방성 식각한 후 나머지 절연막을 건식 이방성 식각하기 때문에 습식 식각되는 접촉부 폭이 커져서 반도체 회로의 고집적화를 어렵게 하고, 즉, 절연막에서 습식 식각되는 두께를 늘리면 접촉부의 외경의 폭도 함께 커지기 때문에 반도체 회로의 고집적화를 어렵게 하며, 반대로 습식 식각되는 두께를 줄이고 건식 식각되는 두께를 증가시키면 접촉부 상부에 스퍼터링(Sputtering) 방식으로 증착되는 금속막의 스텝 커버리지를 저하시키고, 즉 접촉부 상부에 증착되는 금속막은 접촉부 제조시 습식 식각되어 경사진 부위에서는 균일한 두께로 증착이 양호하게 이루어지지만 건식 식각되어 접촉부가 수직하게 형성된 부위에서는 금속막의 증착 상태가 불량하고 스텝 커버리지가 저하되기 때문에 금속 배선의 전자 이동(Electro migration) 특성을 저하시키는 문제점이 있다.
그러므로, 이 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 접촉부의 폭은 좁게 형성하면서 접촉된 상부에 증착하는 금속막의 스텝 커버리지는 향상시키는 반도체 소자의 접촉부 제조 공정을 제공하기 위한 것이다.
상기의 목적을 달성하기 위한 수단으로써, 이 발명의 구성은, 반도체 기판의 특정 부위에 이온 주입된 전도 영역을 형성시킨 후 기판 전면에 절연막을 증착하고, 상기의 절연막 상에 접촉부 제조를 위한 제1감광막 패턴을 형성하는 단계와, 상기의 제1감광막 패턴에 의해 노출된 절연막의 일부를 습식 등방성 식각 방식으로 1차 식각한 후에 잔류 감광막 패턴을 제거하는 단계와, 상기의 기판 전면에 제2감광막을 도포한 후 제2감광막 패턴을 형성하고, 제2감광막 패턴의 측벽은 접촉부 제조를 위해 제1감광막 패턴에 의해 절연막이 1차 식각된 부위 내부에 위치하게 하는 단계와, 상기의 제2감광막 패턴에 노출된 접촉부 제조 부위의 절연막의 일부를 습식 등방성 식각 방식으로 2차 식각한 잔류한 절연막을 건식 이방성 식각 방식으로 3차 식각하여 전도 영역을 노출시켜 접촉부를 형성하는 단계와, 상기의 접촉부 형성이 완료된 후에, 잔류한 제2감광막을 제거하고, 기판 전면에 알루미늄 등의 금속막을 증착시키는 단계로 이루어진다.
상기의 구성에 의한 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부한 도면을 참조로 설명하면 다음과 같다.
제2도 a) 내지 e)는 이 발명의 실시예에 따른 반도체 소자의 접촉부 제조 공정을 도시하고 있다.
첨부한 제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 반도체 소자의 접촉부 제조 공정의 구성은, 반도체 기판(10)의 특정 부위에 이온 주입된 전도 영역(20)을 형성시킨 후 기판 전면에 절연막(30)을 증착하고, 상기의 절연막(30) 상에 접촉부 제조를 위한 제1감광막(40) 패턴을 형성하는 단계(제2도 a)와, 상기의 제1감광막(40) 패턴에 의해 노출된 절연막(30)의 일부를 습식 등방성 식각 방식으로 1차 식각한 후에 잔류 감광막(40) 패턴을 제거하는 단계(제2도 b)와, 상기의 기판 전면에 제2감광막(50)을 도포(Coating)한 후 제2감광막(50) 패턴을 형성하고, 제2감광막(50) 패턴의 측벽(Sidewall)(60)은 접촉부 제조를 위해 제1감광막(40) 패턴에 의해 절연막(30)이 1차 식각된 부위 내부에 위치하게 하는 단계(제2도 c)와, 상기의 제2감광막(50) 패턴에 노출된 접촉부 제조 부위의 절연막(30)의 일부를 습식 등방성 식각 방식으로 2차 식각한 후 잔류한 절연막(30)을 건식 이방성 식각 방식으로 3차 식각하여 전도 영역(20)을 노출시켜 접촉부를 형성하는 단계(제2도 d)와, 상기의 접촉부 형성이 완료된 후에, 잔류한 제2감광막(60)을 제거하고, 기판 전면에 알루미늄 등의 금속막(70)을 증착시키는 단계(제2도 d)로 이루어진다.
상기의 구성에 의한 이 발명의 실시예에 따른 반도체 소자의 접촉부 제조 공정의 작용은 다음과 같다.
제2도 a)를 참조하면, 반도체 기판(10)의 특정 부위에 이온 주입된 전도 영역(20)을 형성시킨 후, 기판 전면에 절연막(30)을 증착한다. 다음에 절연막(30) 상부에 접촉부 제조를 위한 제1감광막(40) 패턴을 형성시킨다.
제2도 b)를 참조하면, 제1감광막(40) 패턴에 의해 노출된 절연막(30)의 일부를 습식 등방성 식각 방식으로 1차 식각한 후 잔류 감광막(40) 패턴을 제거한다.
제2도 c)를 참조하면, 기판(10) 전면에 제2감광막(50)을 도포(Coating)한 후 제2도 a) 및 제2도 b)에서 사용한 것과 동일한 접촉부 제조 마스크(Mask)를 이용하여, 접촉부 제조를 위해 제1감광막(40) 패턴에 의해 제2감광막(50) 패턴의 측벽(60)은 절연막(30)이 식각된 부위 내부에 위치하게 한다.
제2도 d)를 참조하면, 제2감광막(50) 패턴에 노출된 접촉부 제조 부위의 절연막(30)의 일부를 습식 등방성 식각 방식으로 2차 식각한 후 잔류한 절연막(30)을 건식 이방성 식각 방식으로 3차 식각하여 전도영역(20)이 노출되도록 한다.
제2도 e)를 참조하면, 접촉부 제조가 완료된 후 잔류한 제2감광막(50)을 제거한 후에, 기판 전면에 알루미늄 등의 금속막(70)을 증착시키고, 다음에 후속 공정을 진행한다.
다시 말하면, 전도 영역(20)이 형성된 반도체 기판(10)상에 절연막(30)을 증착하는 공정 → 접촉부 제조를 위해 제1감광막(40) 패턴을 형성하는 공정 → 제1감광막(40) 패턴에 의해 노출된 절연막(30)의 일부를 1차 습식 등방성 식각하는 공정 → 잔류한 제1감광막(40) 패턴을 제거하는 공정 → 제1감광막(40) 패턴 형성시 사용한 마스크를 이용하여 1차 식각된 접촉부의 일부가 노출되도록 제2감광막(50) 패턴에 의해 노출된 절연막(30)의 일부를 2차 습식 등방성 식각하는 공정 → 남은 절연막(30)을 3차 건식 이방성 식각하여 전도영역(20)이 노출되도록 접촉부를 형성하는 공정 → 잔류한 제2감광막(50) 패턴을 제거한 후 금속막(70)을 증착하는 공정의 단계를 거쳐서 반도체 소자의 접촉부를 형성하게 된다.
따라서, 상기한 반도체 소자의 접촉부 제조 공정은 습식 등방성 식각을 2회로 나누어 실시하기 때문에 종래의 방식에 비해서 습식 식각된 접촉부 폭을 크게 감소시킬 수 있으며, 반도체 회로의 고집적화가 매우 유리하게 된다.
그러므로 상기와 같이 동작하는 이 발명의 효과는, 반도체 소자의 접촉부에서 습식 식각되는 폭은 감소시키면서 깊이가 증가하지만, 상대적으로 건식 식각되는 깊이는 감소하기 때문에 접촉부 창에 증착되는 금속막의 스텝 커버리지를 크게 증가시키고, 따라서 금속 배선의 신뢰성도 향상시킬 수 있는 반도체 소자의 접촉부 제조 공정을 제공할 수 있다.

Claims (4)

  1. 반도체 기판의 특정 부위에 이온 주입된 전도 영역을 형성시킨 후 기판 전면에 절연막을 증착하고, 상기의 절연막 상에 접촉부 제조를 위한 제1감광막 패턴을 형성하는 단계와, 상기의 제1감광막 패턴에 의해 노출된 절연막의 일부를 습식 등방성 식각 방식으로 식각한 후에 잔류 감광막 패턴을 제거하는 단계와, 상기의 기판 전면에 제2감광막을 도포한 후 제2감광막 패턴을 형성하고, 제2감광막 패턴의 측벽은 접촉부 제조를 위해 제1감광막 패턴에 의해 절연막이 1차 식각된 부위 내부에 위치하게 하는 단계와, 상기의 제2감광막 패턴에 노출된 접촉부 제조 부위의 절연막의 일부를 습식 등방성 식각 방식으로 2차 식각한 후, 잔류한 절연막을 건식 이방성 식각 방식으로 3차 식각하여 전도 영역을 노출시켜 접촉부를 형성하는 단계와, 상기의 접촉부 형성이 완료된 후에, 잔류한 제2감광막을 제거하고, 기판 전면에 알루미늄 등의 금속막을 증착시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 접촉부 제조 공정.
  2. 제1항에 있어서, 상기의 제2감광막 패턴의 측벽은, 상기의 제1감광막 패턴에 의해 절연막이 1차 식각된 접촉부 내부에 위치하는 것을 특징으로 하는 반도체 소자의 접촉부 제조 공정.
  3. 제1항에 있어서, 상기의 제2감광막 패턴을 이용하여 습식 등방성 식각되는 부위의 폭은, 상기의 제1감광막 패턴에 의해 습식 등방성 식각된 부위의 폭을 초과하지 않는 것을 특징으로 하는 반도체 소자의 접촉부 제조 공정.
  4. 제1항에 있어서, 상기한 2차 습식 등방성 식각은, 상기의 제2감광막 패턴에 의해 노출된 절연막을 완전히 식각하여 전도영역을 노출시키는 것을 특징으로 하는 반도체 소자의 접촉부 제조 공정.
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* Cited by examiner, † Cited by third party
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US11897207B2 (en) 2018-03-12 2024-02-13 Lg Energy Solution, Ltd. Sealing device for secondary battery

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