KR100253394B1 - 듀얼 게이트절연막을 가지는 게이트전극의 제조방법 - Google Patents
듀얼 게이트절연막을 가지는 게이트전극의 제조방법 Download PDFInfo
- Publication number
- KR100253394B1 KR100253394B1 KR1019970076817A KR19970076817A KR100253394B1 KR 100253394 B1 KR100253394 B1 KR 100253394B1 KR 1019970076817 A KR1019970076817 A KR 1019970076817A KR 19970076817 A KR19970076817 A KR 19970076817A KR 100253394 B1 KR100253394 B1 KR 100253394B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- film
- substrate
- conductive
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000009413 insulation Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 230000009977 dual effect Effects 0.000 abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052799 carbon Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 238000011109 contamination Methods 0.000 abstract 1
- 230000035515 penetration Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 듀얼 게이트절연막을 가지는 게이트전극의 제조방법에 관한 것으로, 제 1 포션과 제 2 포션을 가지는 기판을 준비하는 공정과; 상기 기판의 제 1 포션 위에 제 1 절연막을, 상기 제 1 절연막 위에 제 1 도전막을, 그리고 상기 제 1 도전막 위에 제 2 절연막을 형성하는 공정과; 상기 기판의 제 2 포션 위에 제 3 절연막을 형성하는 공정과; 상기 제 2 절연막과 상기 제 3 절연막 위에 제 2 도전막을 형성하는 공정과; 그리고 게이트전극을 형성하기 위해 상기 제 1 도전막과 상기 제 2 도전막을 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 듀얼 게이트절연막을 가지는 게이트전극의 제조방법에 관한 것이다.
종래, 듀얼 게이트절연막을 가지는 게이트전극의 제조방법을 첨부된 도면을 참조하여 설명한다.
도 1a 내지 도 1e는 종래 듀얼 게이트절연막을 가지는 게이트전극의 제조방법을 공정순서에 따라 도시한 단면도로서, 이에 대한 설명은 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 제 1 포션(1a)과 제 2(1b) 포션을 가지는 반도체 기판(1) 위에 제 1 절연막(게이트절연막)(2)을 형성하고, 상기 제 1 절연막(2) 위에 감광막(3)을 형성한다. 상기 제 1 절연막(2)은 실리콘산화막이고, 주로 열산화방법에 의해 형성된다. 상기 감광막(3)은 포토레지스트가 도포되어 형성된다. 상기 제 1 포션(1a)과 제 2 포션(1b)상에 형성될 게이트절연막의 두께는 각각 다를 것이다.
다음, 도 1b에 도시된 바와 같이, 상기 제 2 포션(1b)에 대응하는 상기 제 1 절연막(2)이 노출되도록 상기 감광막(3)을 에칭하여 패터닝한다. 그 결과, 감광막패턴(3a)이 형성된다.
다음, 도 1c에 도시된 바와 같이, 상기 감광막패턴(3a)을 마스크로 하여 상기 반도체 기판(1)의 제 2 포션(1b)이 노출되도록 상기 제 1 절연막(2)을 에칭하여 패터닝한다. 그 결과, 제 1 절연막패턴(2a)가 형성되고, 상기 감광막패턴(3a)은 웨트딥공정(wet dip process)을 통해 제거된다. 상기 웨트딥공정은 상기 반도체 기판(1)을 에칭용액이 담긴 에칭용기에 담갔다가 꺼내는 공정을 말한다.
다음, 도 1d에 도시된 바와 같이, 상기 제 1 절연막패턴(2a)을 가지는 상기 반도체 기판(1) 위에 제 2 절연막(게이트절연막)(4)을 형성하고, 상기 제 2 절연막(4) 위에 도전막(5)을 형성한다. 상기 제 2 절연막(4)은 실리콘산화막으로, 주로 열산화방법을 통해 형성되고, 상기 도전막(5)은 다결정실리콘막으로, 주로 화학기상증착을 통해 형성된다.
다음, 도 1e에 도시된 바와 같이, 상기 도전막(5)을 패터닝하여 상기 기판(1)의 제 1 포션(1a)과 제 2 포션(1b) 위에 게이트전극(6)을 각각 형성한다. 상기 제 1 포션(1a)의 게이트절연막의 두께는 상기 제 2 포션의 게이트절연막보다 더 두껍다.
상기한 바와 같은 종래 듀얼 게이트절연막을 가지는 게이트전극의 제조방법은 감광막을 마스크로 하여 게이트절연막을 에칭하여 패터닝할 때, 감광막에 함유된 메탈 및 카본성분 등이 확산을 통해 게이트절연막으로 침투함으로서 게이트절연막을 오염시키는 문제점이 있었다.
또한, 반도체 기판으로부터 감광막을 제거시 그 에칭되는 양을 조절하기 어려워 게이트절연막이 종종 손상을 입는 문제점이 있었다.
또한, 균일하지 않은 게이트절연막로 인하여 게이트전극의 신뢰성이 저하되는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 본 발명은 반도체 기판상에 고신뢰성의 듀얼 게이트절연막을 가지는 게이트전극의 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 듀얼 게이트절연막을 가지는 게이트전극의 제조방법은 제 1 포션과 제 2 포션을 가지는 기판을 준비하는 공정과; 상기 기판의 제 1 포션 위에 제 1 절연막을, 상기 제 1 절연막 위에 제 1 도전막을, 그리고 상기 제 1 도전막 위에 제 2 절연막을 형성하는 공정과; 상기 기판의 제 2 포션 위에 제 3 절연막을 형성하는 공정과; 상기 제 2 절연막과 상기 제 3 절연막 위에 제 2 도전막을 형성하는 공정과; 그리고 게이트전극을 형성하기 위해 상기 제 1 도전막과 상기 제 2 도전막을 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 듀얼 게이트절연막을 가지는 게이트전극의 제조방법은 제 1 포션과 제 2 포션을 가지는 기판을 준비하는 공정과; 상기 기판 위에 제 1 절연막을, 상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정과; 상기 제 1 절연막을 노출시키기 위해 상기 제 1 포션에 대응하는 상기 제 2 절연막을 제거하는 공정과; 상기 기판의 제 2 포션을 산화하여 제 3 절연막을 형성하는 공정과; 상기 제 1 포션과 상기 제 2 포션 사이의 기판에 단차를 형성하기 위해 상기 제 1 절연막, 제 2 절연막, 그리고 제 3 절연막을 제거하는 공정과; 상기 기판의 제 1 포션 위에 제 4 절연막을, 상기 제 4 절연막 위에 제 1 도전막을, 그리고 상기 제 1 도전막 위에 제 5 절연막을 형성하는 공정과; 상기 기판의 제 2 포션 위에 제 6 절연막을 형성하는 공정과; 상기 제 2 절연막과 상기 제 3 절연막 위에 제 2 도전막을 형성하는 공정과; 그리고, 게이트전극을 형성하기 위해 상기 제 1 도전막과 상기 제 2 도전막을 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 듀얼 게이트절연막을 가지는 게이트전극의 제조방법은 제 1 포션과 제 2 포션을 가지는 기판을 준비하는 공정과; 상기 제 1 포션과 제 2 포션 사이의 상기 기판에 단차를 형성하는 공정과; 상기 기판의 제 1 포션 위에 제 1 절연막을, 상기 제 1 절연막 위에 제 1 도전막을, 상기 제 1 도전막 위에 제 2 절연막을 형성하는 공정과; 상기 기판의 제 2 포션 위에 제 3 절연막을 형성하는 공정과; 상기 제 2 절연막과 상기 제 3 절연막 위에 제 2 도전막을 형성하는 공정과; 그리고, 게이트전극을 형성하기 위해 상기 제 1 도전막과 제 2 도전막을 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 종래 듀얼 게이트절연막을 가지는 게이트전극의 제조방법을 공정순서에 따라 도시한 단면도.
도 2a 내지 도 2g는 본 발명에 따른 듀얼 게이트절연막을 가지는 게이트전극의 제조방법을 공정순서에 따라 도시한 단면도.
** 도면의주요부분에대한부호설명 **
10 : 반도체 기판 20 : 제 1 절연막
30 : 제 2 절연막 40 : 제 3 절연막
50 : 제 4 절연막 60 : 제 1 도전막
70 : 제 5 절연막 80 : 감광막
90 : 제 6 절연막 100 : 제 2 도전막
110 : 평탄화막 120 : 게이트전극
이하, 본 발명에 따른 듀얼 게이트절연막을 가지는 게이트전극의 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 듀얼 게이트절연막을 가지는 게이트전극의 제조방법을 공정순서에 따라 도시한 단면도로서, 각 공정에 대해 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 제 1 포션(first portion)(11)과 제 2 포션(second portion)(12)을 가지는 반도체 기판(10) 위에 제 1 절연막(20)을 형성하고, 상기 제 1 포션(11)에 대응하는 상기 제 1 절연막(20) 위에 제 2 절연막(30)을 형성한다. 이때, 상기 제 2 포션(12)에 대응하는 상기 제 1 절연막(20)은 노출된다. 상기 제 1 절연막은 실리콘산화막(또는 패드산화막)이고, 상기 제 2 절연막은 실리콘질화막(또는 산화방지막)이다. 상기 제 1 포션과 상기 제 2 포션은 게이트절연막이 형성되는 부분을 가리키며, 그 두께는 서로 상이하게 형성될 것이다.
다음, 도 2b에 도시된 바와 같이, 상기 제 2 절연막(30)을 산화방지마스크로 하여 노출된 상기 제 1 절연막(20)을 산화하여 제 3 절연막(40)을 형성한다. 상기 제 3 절연막(40)은 열산화방법을 통해 성장된 열산화막이고, 상기 열산화공정시, 노출된 상기 제 1 절연막(20) 뿐만 아니라 상기 제 1 포션(11)에 대응하는 상기 제 2 절연막(30) 아래의 상기 제 1 절연막(20)으로도 산화가 진행되어 상기 제 2 절연막(30)의 가장자리가 상승하는 버즈빅(bird's beak)을 일으킨다. 이후, 상기 제 1 절연막(20), 제 2 절연막(30), 그리고 제 3 절연막(40)은 상기 제 1 포션(11)과 제 2 포션(12) 사이의 상기 기판(10)의 표면에 단차(step)를 형성하기 위해 제거된다.
도 2c에 도시된 바와 같이, 단차를 가지는 상기 반도체 기판(10) 위에 제 4 절연막(게이트절연막)(50)을 형성하고, 상기 제 4 절연막(50) 위에 제 1 도전막(60)을 형성하고, 상기 제 1 도전막(60) 위에 제 5 절연막(70)을 형성하고, 상기 제 2 포션(12)에 대응하는 상기 제 5 절연막(70)이 노출되도록 상기 제 1 포션(11)에 대응하는 상기 제 5 절연막(70) 위에 감광막(80)을 형성한다. 상기 제 4 절연막(50)은 실리콘산화막이고, 상기 제 1 도전막(60)은 다결정실리콘막이며, 상기 제 5 절연막(70)은 실리콘질화막이다.
도 2d에 도시된 바와 같이, 상기 감광막(80)을 마스크로 하여 상기 기판(10)의 제 2 포션(12)이 노출되도록 상기 제 5 절연막(70), 제 1 도전막(60), 그리고 제 4 절연막(50)을 에칭하여 패터닝한다. 그 결과, 상기 기판(10)의 제 1 포션(11) 위에 제 4 절연막패턴(50a), 제 1 도전막패턴(60a), 그리고 제 5 절연막패턴(70a)이 형성되고, 상기 감광막(80)은 제거된다.
이후, 노출된 상기 기판(10)의 제 2 포션(12) 위에 제 6 절연막(게이트절연막)(90)을 형성하고, 상기 제 6 절연막(90)과 상기 제 5 절연막패턴(70a) 위에 제 2 도전막(100)을 형성하고, 상기 제 2 도전막(100) 위에 평탄화막(110)을 형성한다. 상기 제 6 절연막(90)은 열산화방법을 통해 형성되며, 상기 열산화공정시, 상기 제 1 도전막패턴(60a)의 측면 일부가 산화된다(빗금친부분). 상기 제 6 절연막(90)의 막두께는 상기 제 4 절연막패턴(50a)의 막두께보다 더 두껍게 형성된다. 상기 제 2 도전막(100)은 다결정실리콘막이고, 상기 평탄화막(110)은 에스오지(SOG:Spin On Glass)이다.
도 2e 내지 도 2f 에 도시된 바와 같이, 상기 평탄화막(110), 상기 제 1 포션(11)의 제 2 도전막(100)과 상기 제 5 절연막패턴(70a)을 에치백 또는 건식식각을 통해 제거한다.
도 2g에 도시된 바와 같이, 상기 제 1 도전막(60)과 제 2 도전막(100)을 패터닝하여 상기 기판(10)의 제 1 포션(11)과 제 2 포션(12) 위에 게이트전극(120)을 각각 형성한다.
상기한 바와 같이 본 발명에 따른 게이트전극의 제조방법은 감광막의 메탈 및 카본 성분 등에 의해 오염되지 않을 뿐만 아니라, 반도체 기판상에 적어도 둘 이상의 게이트전극을 제조시 각 전극에 형성되는 게이트절연막의 두께를 적절히 조절함으로서 반도체 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (5)
- 제 1 포션(11)과 제 2 포션(12)을 가지는 기판(10)을 준비하는 공정과;상기 기판(10) 위에 제 1 절연막(20)을, 상기 제 1 절연막(20) 위에 제 2 절연막(30)을 형성하는 공정과;상기 제 1 절연막(20)을 노출시키기 위해 상기 제 1 포션(11)에 대응하는 상기 제 2 절연막(30)을 제거하는 공정과;상기 기판(10)의 제 2 포션(12)을 산화하여 제 3 절연막(40)을 형성하는 공정과;상기 제 1 포션(11)과 상기 제 2 포션(12) 사이의 기판(10)에 단차를 형성하기 위해 상기 제 1 절연막(20), 제 2 절연막(30), 그리고 제 3 절연막(40)을 제거하는 공정과;상기 기판(10)의 제 1 포션(11) 위에 제 4 절연막(50)을, 상기 제 4 절연막(50) 위에 제 1 도전막(60)을, 그리고 상기 제 1 도전막(60) 위에 제 5 절연막(70)을 형성하는 공정과;상기 기판(10)의 제 2 포션(12) 위에 제 6 절연막(90)을 형성하는 공정과;상기 제 2 절연막(30)과 상기 제 3 절연막(40) 위에 제 2 도전막(100)을 형성하는 공정과; 그리고게이트전극(120)을 형성하기 위해 상기 제 1 도전막(60)과 상기 제 2 도전막(100)을 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 하는 듀얼 게이트절연막을 가지는 게이트전극의 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연막(20), 제 3 절연막(40), 제 4 절연막(50), 그리고 제 6 절연막(90)은 실리콘산화막인 것을 특징으로 하는 게이트전극의 제조방법.
- 제 1 항에 있어서, 상기 제 4 절연막(50)의 두께는 상기 제 6 절연막(90)의 두께와 상이한 것을 특징으로 하는 게이트전극의 제조방법.
- 제 1 항에 있어서, 상기 제 3 절연막(40)과 상기 제 6 절연막(90)은 실리콘열산화막인 것을 특징으로 하는 게이트전극의 제조방법.
- 제 1 항에 있어서, 상기 제 6 절연막(90)은 상기 제 4 절연막(50)보다 더 두꺼운 것을 특징으로 하는 게이트전극의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970076817A KR100253394B1 (ko) | 1997-12-29 | 1997-12-29 | 듀얼 게이트절연막을 가지는 게이트전극의 제조방법 |
| JP27344598A JP3684433B2 (ja) | 1997-12-29 | 1998-09-28 | 二重ゲート絶縁膜を有するゲート電極の形成方法 |
| US09/187,003 US6194257B1 (en) | 1997-12-29 | 1998-11-06 | Fabrication method of gate electrode having dual gate insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970076817A KR100253394B1 (ko) | 1997-12-29 | 1997-12-29 | 듀얼 게이트절연막을 가지는 게이트전극의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990056800A KR19990056800A (ko) | 1999-07-15 |
| KR100253394B1 true KR100253394B1 (ko) | 2000-04-15 |
Family
ID=19529347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970076817A KR100253394B1 (ko) | 1997-12-29 | 1997-12-29 | 듀얼 게이트절연막을 가지는 게이트전극의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6194257B1 (ko) |
| JP (1) | JP3684433B2 (ko) |
| KR (1) | KR100253394B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164439A (ja) * | 2000-11-24 | 2002-06-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2003152102A (ja) * | 2001-11-15 | 2003-05-23 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR100683104B1 (ko) | 2001-11-30 | 2007-02-15 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US20060011949A1 (en) * | 2004-07-18 | 2006-01-19 | Chih-Wei Yang | Metal-gate cmos device and fabrication method of making same |
| US7829400B2 (en) * | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
| DE102005004708B4 (de) * | 2005-02-02 | 2006-11-02 | Atmel Germany Gmbh | Verfahren zur Herstellung integrierter Schaltkreise mit mindestens einem Silizium-Germanium-Heterobipolartransistor |
| JP4505349B2 (ja) * | 2005-02-28 | 2010-07-21 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US7364997B2 (en) * | 2005-07-07 | 2008-04-29 | Micron Technology, Inc. | Methods of forming integrated circuitry and methods of forming local interconnects |
| US7671421B2 (en) | 2006-05-31 | 2010-03-02 | International Business Machines Corporation | CMOS structure and method for fabrication thereof using multiple crystallographic orientations and gate materials |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| US4516316A (en) * | 1984-03-27 | 1985-05-14 | Advanced Micro Devices, Inc. | Method of making improved twin wells for CMOS devices by controlling spatial separation |
| JPH0821682B2 (ja) * | 1987-04-24 | 1996-03-04 | 株式会社日立製作所 | 半導体装置の製造方法 |
| KR950005464B1 (ko) * | 1992-02-25 | 1995-05-24 | 삼성전자주식회사 | 반도체장치의 제조방법 |
| JPH05308128A (ja) | 1992-04-30 | 1993-11-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| KR0136935B1 (ko) * | 1994-04-21 | 1998-04-24 | 문정환 | 메모리 소자의 제조방법 |
| JP3532625B2 (ja) * | 1994-10-06 | 2004-05-31 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US5595922A (en) * | 1994-10-28 | 1997-01-21 | Texas Instruments | Process for thickening selective gate oxide regions |
| US5502009A (en) * | 1995-02-16 | 1996-03-26 | United Microelectronics Corp. | Method for fabricating gate oxide layers of different thicknesses |
| JP3323051B2 (ja) * | 1995-04-26 | 2002-09-09 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3243151B2 (ja) * | 1995-06-01 | 2002-01-07 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US5866445A (en) * | 1997-07-11 | 1999-02-02 | Texas Instruments Incorporated | High density CMOS circuit with split gate oxide |
| US5989962A (en) * | 1997-09-26 | 1999-11-23 | Texas Instruments Incorporated | Semiconductor device having dual gate and method of formation |
| US5960289A (en) * | 1998-06-22 | 1999-09-28 | Motorola, Inc. | Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region |
-
1997
- 1997-12-29 KR KR1019970076817A patent/KR100253394B1/ko not_active IP Right Cessation
-
1998
- 1998-09-28 JP JP27344598A patent/JP3684433B2/ja not_active Expired - Fee Related
- 1998-11-06 US US09/187,003 patent/US6194257B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6194257B1 (en) | 2001-02-27 |
| KR19990056800A (ko) | 1999-07-15 |
| JP3684433B2 (ja) | 2005-08-17 |
| JPH11204654A (ja) | 1999-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05267478A (ja) | 内部接続導体の形成方法 | |
| KR100253394B1 (ko) | 듀얼 게이트절연막을 가지는 게이트전극의 제조방법 | |
| US5563098A (en) | Buried contact oxide etch with poly mask procedure | |
| KR100258880B1 (ko) | 반도체 소자의 제조방법 | |
| KR0183718B1 (ko) | 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법 | |
| KR0182176B1 (ko) | 반도체 소자의 접촉부 제조 공정 | |
| KR960008563B1 (ko) | 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법 | |
| KR100252892B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR100272577B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| KR100338095B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR910001193B1 (ko) | 반도체 장치의 제조방법 | |
| JPH0621432A (ja) | 半導体装置の製造方法 | |
| KR20000028095A (ko) | 반도체소자의 제조방법 | |
| KR100227635B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100221633B1 (ko) | 소자격리 방법 | |
| KR100281147B1 (ko) | 콘택홀 형성방법 | |
| KR100226252B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100186504B1 (ko) | 반도체 소자의 폴리 플러그 제조방법 | |
| KR100253350B1 (ko) | 반도체소자의 필드산화막 형성방법 | |
| KR0167674B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20050002010A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR20000003452A (ko) | 반도체 장치의 필드 산화막 형성방법 | |
| KR20000018525A (ko) | 반도체소자의 듀얼(dual) 산화막 형성방법 | |
| KR20040002117A (ko) | 반도체소자 및 그의 제조방법 | |
| KR20020009767A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111221 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20121224 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |