JP3684433B2 - 二重ゲート絶縁膜を有するゲート電極の形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係るもので、詳しくは、半導体基板の上面に厚さの相異する複数のゲート絶縁膜を形成した二重ゲート絶縁膜を有するゲート電極の形成方法に関する。
【0002】
【従来の技術】
従来の二重ゲート絶縁膜を有するゲート電極の形成方法について、図面に基づいて説明する。
まず、図3(A) に示したように、半導体基板1の上面にシリコン酸化膜の第1絶縁膜2を熱酸化により形成し、該第1絶縁膜2の上面に感光膜3を形成する。
【0003】
次いで、図3(B) に示したように、前記第1絶縁膜2の一部が露出するように前記感光膜3をエッチングして、感光膜パターン3a を形成する。
次いで、図3(C) に示したように、前記感光膜パターン3a をマスクとして前記第1絶縁膜2をパターニングし、第1絶縁膜パターン2a を形成した後、感光膜パターン3a を包含する半導体基板1をエッチング溶液に所定時間浸漬して感光膜パターン3a を除去する。
【0004】
次いで、図3(D) に示したように、前記第1絶縁膜パターン2a を包含する半導体基板1の上面にシリコン酸化膜の第2絶縁膜4を形成し、該第2絶縁膜4の上面に導電膜5を形成する。
次いで、図3(E) に示したように、前記導電膜5、前記第1絶縁膜パターン2a及び第2絶縁膜4をエッチングしてパターニングすることにより、前記基板1の上面に厚さの相異する二つの絶縁膜6、4を有するゲート電極7を形成する。
【0005】
【発明が解決しようとする課題】
しかしながら、このような二重ゲート絶縁膜を有するゲート電極の形成方法においては、ゲート絶縁膜の上面に感光膜をパターニングして除去するとき、該感光膜中のメタル及びカーボンの成分が下方のゲート絶縁膜中に含浸、拡散して、損傷を与えるため、厚さの相異するゲート絶縁膜を得ることが難しく、ゲート電極の信頼性を低下するという問題点がある。
【0006】
そこで、本発明は、このような従来の課題に鑑みてなされたもので、感光膜中のメタル及びカーボンの成分のゲート絶縁膜中への含浸、拡散を防止すると共に、半導体基板の上面に段差を形成し、該段差を利用して厚さが相異する二重ゲート絶縁膜を正確に形成し、ゲート電極の信頼性を向上し得る二重ゲート絶縁膜を有するゲート電極の形成方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
請求項1に係る発明は、半導体基板の上面に第1絶縁膜及び第2絶縁膜を順次形成する工程と、前記第1絶縁膜の上面一部が露出されるように第2絶縁膜をエッチングして、第2絶縁膜パターンを形成する工程と、該第2絶縁膜パターンをマスクとして、前記露出された第1絶縁膜を選択的酸化成長させる工程と、前記第1絶縁膜及び第2絶縁膜パターンを除去して半導体基板の上面に段差を有する上段面側と下段面側とをそれぞれ形成する工程と、前記半導体基板の段差の上面に熱酸化法を施して第3絶縁膜を、該第3絶縁膜の上面に第1導電膜及び第4絶縁膜を順次形成する工程と、前記半導体基板の上段面側にのみマスクを施して、前記下段面上の第4絶縁膜、第1導電膜及び第3絶縁膜を順次エッチングして該下段面側を露出させ、上段面側のみに第3絶縁膜パターン、第1導電膜パターン及び第4絶縁膜パターンを順次形成する工程と、前記露出された半導体基板の下段面側の上面に熱酸化法を施して、前記第3絶縁膜よりも厚い第5絶縁膜を形成する工程と、前記第4絶縁膜パターン及び第5絶縁膜の上面に第2導電膜及び平坦化膜を順次形成する工程と、前記半導体基板上の上段面側の第2導電膜の上面が露出されるように前記平坦化膜をエッチバックする工程と、該エッチバックされた平坦化膜をマスクとして、前記第1導電膜パターンの上面が露出されるように、前記第2導電膜、平坦化膜及び第4絶縁膜パターンを順次エッチングする工程と、前記第3絶縁膜パターン、第5絶縁膜、第1導電膜パターン及び第2導電膜をエッチングして、半導体基板の上段面側及び下段面側の上面に二重ゲート絶縁膜を有するゲート電極を形成する工程と、を順次行うことを特徴とする。
【0009】
請求項2に係る発明は、前記第4絶縁膜は、シリコン窒化膜であることを特徴とする。
【0010】
請求項3に係る発明は、前記平坦化膜がSOG膜であることを特徴とする。
【0011】
【発明の効果】
請求項1に係る発明によれば、半導体基板を選択的に酸化して、上面の高い上段面側と上面の低い下段面側を夫々形成し、各領域に厚さの相異する二つのゲート絶縁膜を選択的に熱酸化法を施して形成することにより、半導体基板の上面に複数のゲート電極を形成するとき、ゲート電極を構成する各ゲート絶縁膜の上面に直接感光膜を形成しないため、該各ゲート絶縁膜へのメタル及びカーボンの微粒子の含浸、拡散による損傷を防止しつつ、該各ゲート絶縁膜の厚さになるように形成することができるため、ゲート電極の信頼性が大いに向上する。また、請求項2に係る発明によれば、第4絶縁膜をシリコン窒化膜で形成したことにより、熱酸化工程を施して熱酸化膜の第5絶縁膜を形成する際に、第4絶縁膜の下への酸化膜の拡散を抑制することができる。そして、請求項3に係る発明によれば、平坦化膜をSOG膜としたことにより、SOG液をスピンコートして形成することができる。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態について図面に基づいて説明する。
まず、図1(A) に示したように、半導体基板10の上面にシリコン酸化膜を用いてパッド酸化膜の第1絶縁膜20を形成し、該第1絶縁膜20の上面にシリコン窒化膜の第2絶縁膜パターン30を形成する。
【0013】
次いで、図1(B) に示したように、該第2絶縁膜パターン30をマスクとして露出された前記第1絶縁膜20を選択的酸化成長(selective oxidation growth)させると、該選択的酸化成長は下方まで進行して第1絶縁膜20にバーズビーク(Bird’s beak )が形成される。次いで、図1(C) に示したように、前記第1絶縁膜20及び第2絶縁膜パターン30を除去して半導体基板10の上面に段差を形成し、該段差を有する半導体基板10の上面に熱酸化法によるシリコン酸化膜の第3絶縁膜40、該第3絶縁膜40上にポリシリコン膜の第1導電膜50、該第1導電膜50上にシリコン窒化膜の第4絶縁膜60及び前記半導体基板の上段面側の前記第4絶縁膜60上に前記感光膜パターン70を順次形成する。
【0014】
このとき、半導体基板10の上面が高い部分を“上段面側11”と称し、該上面が低い部分を“下段面側12”と称す。
次いで、図1(D) に示したように、前記感光膜パターン70をマスクとして、前記半導体基板10の下段面側12が露出されるまで、前記第4絶縁膜60、第1導電膜50及び第3絶縁膜40を順次エッチングして、前記感光膜パターン70を除去する。その結果、前記半導体基板10の上段面側11のみに第4絶縁膜パターン60a 、第1導電膜パターン50a 及び第3絶縁膜パターン40a が順次形成され、前記半導体基板10の下段面側12の上面が露出される。
【0015】
次いで、露出された半導体基板10の下段面側12の上面に、熱酸化工程を施して熱酸化膜の第5絶縁膜80を形成するが、このとき、シリコン窒化膜の第4絶縁膜パターン60aは、熱酸化を施す際、他の部位への酸化膜の拡散を抑制する酸化防止膜の役割を担い、該前記第4絶縁膜パターン60aによりカバーされない前記第1導電層パターン50aの側面一部が酸化されて、酸化層(ゲート電極の形成のため、パターニングするとき除去される。)が形成され、前記第5絶縁膜80は、第3絶縁膜パターン40a よりも厚く形成される。
【0016】
前記第5絶縁膜80及び上段面側11の第4絶縁膜パターン60aの上面にポリシリコンの第2導電膜90を形成し、前記第2導電膜90の上面にSOG膜の平坦化膜100を形成する。
次いで、図2(A) に示したように、半導体基板10の上段面側11の第2導電膜90の上面が露出されるように前記平坦化膜100をエッチバックした後、該平坦化膜100をマスクとして、図2(B) に示したように、前記第1導電膜パターン50a の上面が露出されるように前記第2導電膜90、平坦化膜100及び第4絶縁膜パターン60a を順次エッチングする。
【0017】
次いで、図2(C) に示したように、第3絶縁膜パターン40a 及び第1導電膜パターン50a をエッチングして、半導体基板10上の上段面側11に夫々第1ゲート絶縁膜40a 及び第1ゲート電極110を形成し、前記第5絶縁膜80及び第2導電膜90をエッチングして、半導体基板10の上面の下段面側12に、第2ゲート絶縁膜80及び第2ゲート電極120を形成することにより、本発明に係る二重ゲート絶縁膜を有するゲート電極の形成方法を終了する。
【図面の簡単な説明】
【図1】本発明に係る二重ゲート絶縁膜を有するゲート電極の形成方法の前段工程を工程順に示した縦断面図
【図2】本発明に係る二重ゲート絶縁膜を有するゲート電極の形成方法の後段工程を工程順に示した縦断面図
【図3】従来の二重ゲート絶縁膜を有するゲート電極の形成方法を示した工程縦断面図
【符号の説明】
1:半導体基板 30:第2絶縁膜パターン
2:第1絶縁膜 40:第3絶縁膜(第1ゲート絶縁膜)
2a :第1絶縁膜パターン 40 a :第3絶縁膜パターン
3:感光膜 50:第1導電膜
3a:感光膜パターン 50a :第1導電膜パターン
4:第2絶縁膜(第1ゲート絶縁膜) 60:第4絶縁膜
5:第1導電膜 60a :第4絶縁膜パターン
6:第2ゲート絶縁膜 70:感光膜パターン
7:第1導電膜(ゲート電極) 80:第5絶縁膜(第2ゲート絶縁膜)
10:半導体基板 90:第2導電膜
11:上段面側 100:平坦化膜
12:下段面側 110:第1ゲート電極
20:第1絶縁膜 120:第2ゲート電極
Claims (3)
- 半導体基板の上面に第1絶縁膜及び第2絶縁膜を順次形成する工程と、
前記第1絶縁膜の上面一部が露出されるように第2絶縁膜をエッチングして、第2絶縁膜パターンを形成する工程と、
該第2絶縁膜パターンをマスクとして、前記露出された第1絶縁膜を選択的酸化成長させる工程と、
前記第1絶縁膜及び第2絶縁膜パターンを除去して半導体基板の上面に段差を有する上段面側と下段面側とをそれぞれ形成する工程と、
前記半導体基板の段差の上面に熱酸化法を施して第3絶縁膜を、該第3絶縁膜の上面に第1導電膜及び第4絶縁膜を順次形成する工程と、
前記半導体基板の上段面側にのみマスクを施して、前記下段面上の第4絶縁膜、第1導電膜及び第3絶縁膜を順次エッチングして該下段面側を露出させ、上段面側のみに第3絶縁膜パターン、第1導電膜パターン及び第4絶縁膜パターンを順次形成する工程と、
前記露出された半導体基板の下段面側の上面に熱酸化法を施して、前記第3絶縁膜よりも厚い第5絶縁膜を形成する工程と、
前記第4絶縁膜パターン及び第5絶縁膜の上面に第2導電膜及び平坦化膜を順次形成する工程と、
前記半導体基板上の上段面側の第2導電膜の上面が露出されるように前記平坦化膜をエッチバックする工程と、
該エッチバックされた平坦化膜をマスクとして、前記第1導電膜パターンの上面が露出されるように、前記第2導電膜、平坦化膜及び第4絶縁膜パターンを順次エッチングする工程と、
前記第3絶縁膜パターン、第5絶縁膜、第1導電膜パターン及び第2導電膜をエッチングして、半導体基板の上段面側及び下段面側の上面に二重ゲート絶縁膜を有するゲート電極を形成する工程と、を順次行うことを特徴とする二重ゲート絶縁膜を有するゲート電極の形成方法。 - 前記第4絶縁膜は、シリコン窒化膜であることを特徴とする請求項1記載の二重ゲート絶縁膜を有するゲート電極の形成方法。
- 前記平坦化膜は、SOG膜であることを特徴とする請求項1記載の二重ゲート絶縁膜を有するゲート電極の形成方法。
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JP2003152102A (ja) * | 2001-11-15 | 2003-05-23 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
CN100334732C (zh) * | 2001-11-30 | 2007-08-29 | 株式会社瑞萨科技 | 半导体集成电路器件及其制造方法 |
US20060011949A1 (en) * | 2004-07-18 | 2006-01-19 | Chih-Wei Yang | Metal-gate cmos device and fabrication method of making same |
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JP4505349B2 (ja) * | 2005-02-28 | 2010-07-21 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
US7364997B2 (en) * | 2005-07-07 | 2008-04-29 | Micron Technology, Inc. | Methods of forming integrated circuitry and methods of forming local interconnects |
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Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
US4516316A (en) * | 1984-03-27 | 1985-05-14 | Advanced Micro Devices, Inc. | Method of making improved twin wells for CMOS devices by controlling spatial separation |
JPH0821682B2 (ja) * | 1987-04-24 | 1996-03-04 | 株式会社日立製作所 | 半導体装置の製造方法 |
KR950005464B1 (ko) * | 1992-02-25 | 1995-05-24 | 삼성전자주식회사 | 반도체장치의 제조방법 |
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KR0136935B1 (ko) * | 1994-04-21 | 1998-04-24 | 문정환 | 메모리 소자의 제조방법 |
JP3532625B2 (ja) * | 1994-10-06 | 2004-05-31 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
US5595922A (en) * | 1994-10-28 | 1997-01-21 | Texas Instruments | Process for thickening selective gate oxide regions |
US5502009A (en) * | 1995-02-16 | 1996-03-26 | United Microelectronics Corp. | Method for fabricating gate oxide layers of different thicknesses |
JP3323051B2 (ja) * | 1995-04-26 | 2002-09-09 | シャープ株式会社 | 半導体装置の製造方法 |
JP3243151B2 (ja) * | 1995-06-01 | 2002-01-07 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
US5866445A (en) * | 1997-07-11 | 1999-02-02 | Texas Instruments Incorporated | High density CMOS circuit with split gate oxide |
US5989962A (en) * | 1997-09-26 | 1999-11-23 | Texas Instruments Incorporated | Semiconductor device having dual gate and method of formation |
US5960289A (en) * | 1998-06-22 | 1999-09-28 | Motorola, Inc. | Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region |
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---|---|---|
KR100359780B1 (ko) | 반도체 소자의 제조방법 | |
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