JP3229550B2 - Ｔ型ゲート電極の重畳方法およびｔ型低抵抗金属の重畳方法 - Google Patents
Ｔ型ゲート電極の重畳方法およびｔ型低抵抗金属の重畳方法Info
- Publication number
- JP3229550B2 JP3229550B2 JP17667296A JP17667296A JP3229550B2 JP 3229550 B2 JP3229550 B2 JP 3229550B2 JP 17667296 A JP17667296 A JP 17667296A JP 17667296 A JP17667296 A JP 17667296A JP 3229550 B2 JP3229550 B2 JP 3229550B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- insulating film
- gate
- superposing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000002184 metal Substances 0.000 title claims description 68
- 229910052751 metal Inorganic materials 0.000 title claims description 68
- 238000000034 method Methods 0.000 title claims description 36
- 238000005530 etching Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 28
- 238000001459 lithography Methods 0.000 description 9
- 230000008021 deposition Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000000609 electron-beam lithography Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004049 embossing Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28581—Deposition of Schottky electrodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/10—Lift-off masking
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、Ｔ型（Ｔ−ｓｈａ
ｐｅｄ）ゲート電極の重畳方法に関するもので、特に、
微細に形成されたフォトレジスト・パターンを用い、Ｔ
型ゲート金属を蒸着する方法と、この方法を用いて微細
なゲート金属上に、低抵抗金属を自己整合方法で蒸着す
ることにより、簡単に量産性を向上させることができる
Ｔ型ゲート電極およびＴ型低抵抗金属の重畳方法に関す
るものである。
ｐｅｄ）ゲート電極の重畳方法に関するもので、特に、
微細に形成されたフォトレジスト・パターンを用い、Ｔ
型ゲート金属を蒸着する方法と、この方法を用いて微細
なゲート金属上に、低抵抗金属を自己整合方法で蒸着す
ることにより、簡単に量産性を向上させることができる
Ｔ型ゲート電極およびＴ型低抵抗金属の重畳方法に関す
るものである。
【０００２】
【従来の技術】一般的に、ＭＥＳＦＥＴ（Ｍｅｔａｌ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ）を用いて超高速ＩＣを作製
するには、素子が非常に高い周波数特性を示さなければ
ならない。通常、ＧａＡｓを用いるＭＥＳＦＥＴは、
０．５μｍ以下のゲート長さを有する素子において、遮
断周波数が２５ＧＨｚ以上になり、ゲート長さを減らす
ことにより、より高い周波数特性を現すことができる。
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ）を用いて超高速ＩＣを作製
するには、素子が非常に高い周波数特性を示さなければ
ならない。通常、ＧａＡｓを用いるＭＥＳＦＥＴは、
０．５μｍ以下のゲート長さを有する素子において、遮
断周波数が２５ＧＨｚ以上になり、ゲート長さを減らす
ことにより、より高い周波数特性を現すことができる。
【０００３】しかし、ゲート長さの減少は遮断周波数を
増加させるが、ゲート電極の断面積が小さくなることに
より抵抗が大きくなり、雑音特性等を低下させる。
増加させるが、ゲート電極の断面積が小さくなることに
より抵抗が大きくなり、雑音特性等を低下させる。
【０００４】従って、ゲート電極をＴ型形状に作り、ゲ
ート長さを減少させると共に抵抗を減少させる。
ート長さを減少させると共に抵抗を減少させる。
【０００５】前記Ｔ型ゲート電極を形成する方法にはい
くつかが知られている。
くつかが知られている。
【０００６】第１は、電子ビーム・リソグラフィ（Ｅ−
ｂｅａｍ ｌｉｔｈｏｇｒａｐｈｙ）により、逆像のフ
ォトレジスト形状を作り、金属を蒸着してからリフト−
オフ〔ｌｉｆｔ−ｏｆｆ〕し、Ｔ型ゲート電極を作る方
法である。
ｂｅａｍ ｌｉｔｈｏｇｒａｐｈｙ）により、逆像のフ
ォトレジスト形状を作り、金属を蒸着してからリフト−
オフ〔ｌｉｆｔ−ｏｆｆ〕し、Ｔ型ゲート電極を作る方
法である。
【０００７】第２は、リソグラフィにより微細な溝を形
成し、その上により幅広いフォトレジスト・パターンを
形成してＴ型の溝を作り、そのＴ型の溝を用いてゲート
電極をＴ型形状に作る方法である。
成し、その上により幅広いフォトレジスト・パターンを
形成してＴ型の溝を作り、そのＴ型の溝を用いてゲート
電極をＴ型形状に作る方法である。
【０００８】第３は、フォトレジストを用いて臨時ゲー
トを形成し、微細なゲート形状の溝を作り、ここにまた
幅広いフォトレジスト・パターンを形成し、低抵抗金属
を蒸着してから、リフト−オフする方法である。
トを形成し、微細なゲート形状の溝を作り、ここにまた
幅広いフォトレジスト・パターンを形成し、低抵抗金属
を蒸着してから、リフト−オフする方法である。
【０００９】また、第４は、ゲートを作ってから平坦化
膜を形成し、これを蝕刻し、金属が露出された後、ゲー
トより幅広いフォトレジスト・パターンを形成してか
ら、金属を蒸着し、リフト−オフ方法で作製する方法で
ある。
膜を形成し、これを蝕刻し、金属が露出された後、ゲー
トより幅広いフォトレジスト・パターンを形成してか
ら、金属を蒸着し、リフト−オフ方法で作製する方法で
ある。
【００１０】
【発明が解決しようとする課題】しかし、これらＴ型ゲ
ートを作るための方法の中、前記Ｅ−ｂｅａｍによる方
法はＥ−ｂｅａｍリソグラフィ工程を必要として非経済
的であり、２層フォトレジストを用いたＴ型ゲート電極
を重畳する方法は、二度の露光工程を要して生産性が低
下する問題点があった。
ートを作るための方法の中、前記Ｅ−ｂｅａｍによる方
法はＥ−ｂｅａｍリソグラフィ工程を必要として非経済
的であり、２層フォトレジストを用いたＴ型ゲート電極
を重畳する方法は、二度の露光工程を要して生産性が低
下する問題点があった。
【００１１】また、臨時ゲートを用いたＴ型ゲート電極
の重畳方法と、２層フォトレジストと、２回のリソグラ
フィとによるＴ型ゲート電極の重畳方法は、上層のフォ
トレジストの形成時整合誤差により、ゲート電極が非対
称に形成されやすく、２回のリソグラフィが必要なため
生産性の低下の問題点があった。
の重畳方法と、２層フォトレジストと、２回のリソグラ
フィとによるＴ型ゲート電極の重畳方法は、上層のフォ
トレジストの形成時整合誤差により、ゲート電極が非対
称に形成されやすく、２回のリソグラフィが必要なため
生産性の低下の問題点があった。
【００１２】従って、本発明の目的は、工程が単純で、
かつ生産性を向上させることができるＴ型ゲート電極の
重畳方法を提供することにある。
かつ生産性を向上させることができるＴ型ゲート電極の
重畳方法を提供することにある。
【００１３】本発明の他の目的は、微細に形成されたゲ
ート・パターンに低抵抗金属が自己整合されるように蒸
着することができるＴ型低抵抗金属の重畳方法を提供す
ることにある。
ート・パターンに低抵抗金属が自己整合されるように蒸
着することができるＴ型低抵抗金属の重畳方法を提供す
ることにある。
【００１４】
【課題を解決するための手段】前記の目的を達成するた
めに本発明のＴ型ゲート電極の重畳方法は、半導体基板
上にリソグラフィにより、ゲート・パターンを形成し、
ＰＥＣＶＤ、またはスパッタリングによって絶縁膜を蒸
着する。この絶縁膜は前記ゲート・パターンの側面にも
蒸着され、膜厚を任意に変えることができる。次いで、
フォトレジスト、ポリイミド、または、絶縁膜とは異な
る絶縁膜を塗布し、基板を平坦化させる。この平坦化膜
は、イオン・ミーリングまたは、混合ガスによるドライ
エッチングで蝕刻し、その蝕刻によってゲート・パター
ンがある領域の絶縁膜が、選択的にエッチされないよう
にする。以降、蝕刻されていない前記の平坦化膜をマス
クとして用いて、エッチされていない絶縁膜を適切に湿
式、または乾式蝕刻する。これによって平坦化膜下にア
ンダー・カット（ｕｎｄｅｒｃｕｔ）を形成しながら、
下層のゲート・パターンが現れるようにする。次いで、
前記フォト・レジスト膜を剥離し、Ｔ形状の溝が現われ
た後、そのＴ形状の溝を用いて適切な特性を示すまで基
板を蝕刻し、その後、ゲート金属を蒸着する。次いで、
溶剤または蝕刻溶液を使って平坦化膜を剥離し、平坦化
膜上の金属をリフト−オフする。
めに本発明のＴ型ゲート電極の重畳方法は、半導体基板
上にリソグラフィにより、ゲート・パターンを形成し、
ＰＥＣＶＤ、またはスパッタリングによって絶縁膜を蒸
着する。この絶縁膜は前記ゲート・パターンの側面にも
蒸着され、膜厚を任意に変えることができる。次いで、
フォトレジスト、ポリイミド、または、絶縁膜とは異な
る絶縁膜を塗布し、基板を平坦化させる。この平坦化膜
は、イオン・ミーリングまたは、混合ガスによるドライ
エッチングで蝕刻し、その蝕刻によってゲート・パター
ンがある領域の絶縁膜が、選択的にエッチされないよう
にする。以降、蝕刻されていない前記の平坦化膜をマス
クとして用いて、エッチされていない絶縁膜を適切に湿
式、または乾式蝕刻する。これによって平坦化膜下にア
ンダー・カット（ｕｎｄｅｒｃｕｔ）を形成しながら、
下層のゲート・パターンが現れるようにする。次いで、
前記フォト・レジスト膜を剥離し、Ｔ形状の溝が現われ
た後、そのＴ形状の溝を用いて適切な特性を示すまで基
板を蝕刻し、その後、ゲート金属を蒸着する。次いで、
溶剤または蝕刻溶液を使って平坦化膜を剥離し、平坦化
膜上の金属をリフト−オフする。
【００１５】このようにして、最初に形成されたゲート
形状のフォト・レジスト膜をゲート金属に入れ替えてＴ
形状のゲートを形成させた。
形状のフォト・レジスト膜をゲート金属に入れ替えてＴ
形状のゲートを形成させた。
【００１６】従って、本発明は、光学的に形状した微細
なパターンまたは蝕刻により、より微細にゲート・パタ
ーンを形成することができ、このゲート・パターンを用
いて、細かいＴ型ゲートを形成することができる。ま
た、Ｔ形状の羽根の大きさは、絶縁膜厚を調節すること
によって任意に調節できる。さらに、Ｔ形状を作るた
め、ほかにリソグラフィを必要としないので、工程を単
純化することができる。
なパターンまたは蝕刻により、より微細にゲート・パタ
ーンを形成することができ、このゲート・パターンを用
いて、細かいＴ型ゲートを形成することができる。ま
た、Ｔ形状の羽根の大きさは、絶縁膜厚を調節すること
によって任意に調節できる。さらに、Ｔ形状を作るた
め、ほかにリソグラフィを必要としないので、工程を単
純化することができる。
【００１７】
【発明の実施の形態】図１および図２は、本発明による
Ｔ型ゲート電極の重畳方法を示す工程図である。図１
（ａ）に図示されたように、チャンネル層が形成された
半導体基板１１上に、リソグラフィによってゲート・パ
ターンで微細なフォトレジスト膜１２を形成する。この
微細な陽刻のパターンは、リソグラフィによって容易に
０．２μｍに形成されることができ、蝕刻により、その
大きさを減らすこともできる。
Ｔ型ゲート電極の重畳方法を示す工程図である。図１
（ａ）に図示されたように、チャンネル層が形成された
半導体基板１１上に、リソグラフィによってゲート・パ
ターンで微細なフォトレジスト膜１２を形成する。この
微細な陽刻のパターンは、リソグラフィによって容易に
０．２μｍに形成されることができ、蝕刻により、その
大きさを減らすこともできる。
【００１８】次いで、ＳｉＯ2、またはＳｉＮ膜１３
を、図１（ｂ）のようにＰＥＣＶＤまたは、スパッタリ
ングによって蒸着する。この際、その絶縁膜１３の蒸着
は、前記のフォトレジスト膜１２を損傷しないように１
５０℃以下の温度で行う。このように絶縁膜１３を蒸着
すると、フォトレジスト膜１２の段差を維持しながら絶
縁膜１３がフォトレジスト膜１２のパターンを囲むこと
になる。その絶縁膜１３を調節して、フォトレジスト膜
１２の側面の絶縁膜の幅を調節することができる。
を、図１（ｂ）のようにＰＥＣＶＤまたは、スパッタリ
ングによって蒸着する。この際、その絶縁膜１３の蒸着
は、前記のフォトレジスト膜１２を損傷しないように１
５０℃以下の温度で行う。このように絶縁膜１３を蒸着
すると、フォトレジスト膜１２の段差を維持しながら絶
縁膜１３がフォトレジスト膜１２のパターンを囲むこと
になる。その絶縁膜１３を調節して、フォトレジスト膜
１２の側面の絶縁膜の幅を調節することができる。
【００１９】図１（ｃ）に、絶縁膜を蒸着した後、平坦
化膜を塗布した結果を示す。前記絶縁膜１３上に平坦化
膜１４を塗布し、絶縁膜を平坦化する。この平坦化膜１
４の厚さは、平坦化膜１４の下部に前記フォトレジスト
膜１２が存在する領域は、フォトレジスト膜１２のない
部分より薄くなる。この場合、平坦化膜１４には、フォ
トレジスト、ポリイミド、またはＳＯＧ（Ｓｐｉｎ ｏ
ｎ Ｇｌａｓｓ）等を用いることができる。
化膜を塗布した結果を示す。前記絶縁膜１３上に平坦化
膜１４を塗布し、絶縁膜を平坦化する。この平坦化膜１
４の厚さは、平坦化膜１４の下部に前記フォトレジスト
膜１２が存在する領域は、フォトレジスト膜１２のない
部分より薄くなる。この場合、平坦化膜１４には、フォ
トレジスト、ポリイミド、またはＳＯＧ（Ｓｐｉｎ ｏ
ｎ Ｇｌａｓｓ）等を用いることができる。
【００２０】次いで、基板全体を均一に蝕刻し、図１
（ｄ）に図示したように、平坦化膜１４と共に絶縁膜１
３が部分的に現れるようにする。その際、イオン・ミー
リング、または混合ガスによる乾式蝕刻を用い、平坦化
膜が均一に蝕刻されるようにする。
（ｄ）に図示したように、平坦化膜１４と共に絶縁膜１
３が部分的に現れるようにする。その際、イオン・ミー
リング、または混合ガスによる乾式蝕刻を用い、平坦化
膜が均一に蝕刻されるようにする。
【００２１】その後、図２（ａ）に図示したように、前
記残っている平坦化膜１４をマスクとして用いて、前記
露出された絶縁膜１３を蝕刻する。この際、ＳｉＯ2、
ＳｉＮ絶縁膜は、フッ素を含有したガスを用いて、乾式
蝕刻することができる。また、希釈した「ＨＦ」溶液を
用いて湿式蝕刻することもできる。蝕刻の際には、フォ
トレジストと絶縁膜の選択比を十分に大きくし、蝕刻さ
れて残っている平坦化膜の下がアンダーカットされるよ
うにする。このアンダーカットは金属膜蒸着、およびリ
フト−オフをうまくするのに有用である。絶縁膜を蝕刻
して露出されたフォトレジスト膜を、平坦化膜が蝕刻さ
れない溶液を用いて選択的に蝕刻すると、基板は図２
（ｂ）に図示したようになる。
記残っている平坦化膜１４をマスクとして用いて、前記
露出された絶縁膜１３を蝕刻する。この際、ＳｉＯ2、
ＳｉＮ絶縁膜は、フッ素を含有したガスを用いて、乾式
蝕刻することができる。また、希釈した「ＨＦ」溶液を
用いて湿式蝕刻することもできる。蝕刻の際には、フォ
トレジストと絶縁膜の選択比を十分に大きくし、蝕刻さ
れて残っている平坦化膜の下がアンダーカットされるよ
うにする。このアンダーカットは金属膜蒸着、およびリ
フト−オフをうまくするのに有用である。絶縁膜を蝕刻
して露出されたフォトレジスト膜を、平坦化膜が蝕刻さ
れない溶液を用いて選択的に蝕刻すると、基板は図２
（ｂ）に図示したようになる。
【００２２】従って、最初の段階で形成されたフォトレ
ジスト膜１２は、現像、露光、絶縁膜１３を蒸着した
後、前記工程を行うと、絶縁膜１３が現れた時、現像液
によって溶解させることができ、容易に選択的蝕刻がで
きる。
ジスト膜１２は、現像、露光、絶縁膜１３を蒸着した
後、前記工程を行うと、絶縁膜１３が現れた時、現像液
によって溶解させることができ、容易に選択的蝕刻がで
きる。
【００２３】このようにして、基板のチャンネル層が現
れると、素子の特性が出るように、適切に現れたチャン
ネル層を蝕刻してから、ゲート金属１５を蒸着する。
れると、素子の特性が出るように、適切に現れたチャン
ネル層を蝕刻してから、ゲート金属１５を蒸着する。
【００２４】金属１５を蒸着すると、図２（ｃ）に図示
したように、平坦化膜１４、基板１１、絶縁膜１３上に
金属膜１５が蒸着されて平坦化膜１４の側面と、アンダ
ーカットされた領域とは、金属膜１５が接触しないこと
になる。
したように、平坦化膜１４、基板１１、絶縁膜１３上に
金属膜１５が蒸着されて平坦化膜１４の側面と、アンダ
ーカットされた領域とは、金属膜１５が接触しないこと
になる。
【００２５】次いで、平坦化膜１４を溶媒、または蝕刻
溶液に入れると、平坦化膜１４が蝕刻されながらその上
に蒸着された金属膜１５が剥がれるようになり、図２
（ｄ）に図示したように金属層がリフト−オフできる。
溶液に入れると、平坦化膜１４が蝕刻されながらその上
に蒸着された金属膜１５が剥がれるようになり、図２
（ｄ）に図示したように金属層がリフト−オフできる。
【００２６】本発明は、フォトレジスト膜１２を細かく
形成でき、基板１１に接触するゲート長を非常に細かく
形成することができる。１回目のリソグラフィによりＴ
形状が形成されて工程の効率性を図ることができ、絶縁
膜厚を調節して、Ｔ形状上層部の大きさを任意に調節す
ることができる。
形成でき、基板１１に接触するゲート長を非常に細かく
形成することができる。１回目のリソグラフィによりＴ
形状が形成されて工程の効率性を図ることができ、絶縁
膜厚を調節して、Ｔ形状上層部の大きさを任意に調節す
ることができる。
【００２７】一方、本発明を用いると、すでに形成され
た微細なゲート、または配線金属上に、低抵抗金属を重
ねて蒸着することもできる。
た微細なゲート、または配線金属上に、低抵抗金属を重
ねて蒸着することもできる。
【００２８】まず、基板２１上に、低抵抗金属の重ねが
できるほどの微細なゲートまたは配線金属２２を、図３
（ａ）に示したように形成する。この金属ゲートの形状
は、基板上に金属膜をスパッタリング蒸着等で蒸着した
後、リソグラフィにより所望の微細なゲート形状を形成
した後に蝕刻によってゲート金属を蝕刻して得られる。
できるほどの微細なゲートまたは配線金属２２を、図３
（ａ）に示したように形成する。この金属ゲートの形状
は、基板上に金属膜をスパッタリング蒸着等で蒸着した
後、リソグラフィにより所望の微細なゲート形状を形成
した後に蝕刻によってゲート金属を蝕刻して得られる。
【００２９】このゲート金属は、微細な陰刻のフォトレ
ジスト膜を形成して金属膜を蒸着してから、リフト−オ
フによっても得られる。このように形成されたゲートま
たは配線金属は、極めて微細なパターンに形成された
時、低抵抗金属を重ねて蒸着する必要がある。
ジスト膜を形成して金属膜を蒸着してから、リフト−オ
フによっても得られる。このように形成されたゲートま
たは配線金属は、極めて微細なパターンに形成された
時、低抵抗金属を重ねて蒸着する必要がある。
【００３０】次いで、基板とゲート金属上にＰＥＣＶ
Ｄ、または、スパッタリングによってＳｉＯ2またはＳ
ｉＮ絶縁膜２３が十分に金属膜を覆うように蒸着する。
このように絶縁膜２３を蒸着すると、金属膜２２の側面
にも絶縁膜２３が蒸着され、基板２１上に突出されたパ
ターンの大きさは、金属膜の側面に蒸着された絶縁膜２
３の厚を加えたものになる。
Ｄ、または、スパッタリングによってＳｉＯ2またはＳ
ｉＮ絶縁膜２３が十分に金属膜を覆うように蒸着する。
このように絶縁膜２３を蒸着すると、金属膜２２の側面
にも絶縁膜２３が蒸着され、基板２１上に突出されたパ
ターンの大きさは、金属膜の側面に蒸着された絶縁膜２
３の厚を加えたものになる。
【００３１】次いで、図３（ｃ）に図示したように、塗
布された平坦化膜２４は、金属上において、金属のない
領域より薄くなり、平坦な面が形成される。この平坦化
膜２４は、フォトレジスト膜、ポリイミド、他の絶縁膜
を用いることができる。
布された平坦化膜２４は、金属上において、金属のない
領域より薄くなり、平坦な面が形成される。この平坦化
膜２４は、フォトレジスト膜、ポリイミド、他の絶縁膜
を用いることができる。
【００３２】平坦化膜２４を塗布した後、これを絶縁膜
２３が露出するまで蝕刻すると、図３（ｄ）のようにな
る。この絶縁膜２３を蝕刻する過程で蝕刻された絶縁膜
の形状は蝕刻前の形状によって異なることもある。従っ
て、平坦面を保つまま蝕刻することが好ましい。次い
で、現れた絶縁膜２３を適切に蝕刻すると、図４（ａ）
に図示した通りになる。絶縁膜２３を蝕刻する際、絶縁
膜２３の下側にある金属が損傷されないように、蝕刻溶
液、または、混合ガスの適正化が必要である。蝕刻され
た絶縁膜は、金属を蒸着した後に、容易にリフト−オフ
できるようにアンダーカットするのが好ましい。
２３が露出するまで蝕刻すると、図３（ｄ）のようにな
る。この絶縁膜２３を蝕刻する過程で蝕刻された絶縁膜
の形状は蝕刻前の形状によって異なることもある。従っ
て、平坦面を保つまま蝕刻することが好ましい。次い
で、現れた絶縁膜２３を適切に蝕刻すると、図４（ａ）
に図示した通りになる。絶縁膜２３を蝕刻する際、絶縁
膜２３の下側にある金属が損傷されないように、蝕刻溶
液、または、混合ガスの適正化が必要である。蝕刻され
た絶縁膜は、金属を蒸着した後に、容易にリフト−オフ
できるようにアンダーカットするのが好ましい。
【００３３】この絶縁膜２３の蝕刻は、ゲート、または
配線金属２２が露出するまで行う。現れたゲート金属と
フォトレジスト膜上に、図４（ｂ）のように低抵抗金属
２５を蒸着してゲート、または配線金属２２に低抵抗金
属２５を接触させる。次いで、蒸着された金属膜を平坦
化膜２４が溶ける溶媒、または蝕刻溶液に入れると、平
坦化膜２４上に蒸着されている金属が除去される。ここ
において前記低抵抗金属２５の線幅は、平坦化膜２４が
開けられた線幅に該当し、これは平坦化膜２４を蝕刻す
る際現れた絶縁膜２３の幅であり、金属膜に金属の両側
面に蒸着されている絶縁膜２３を加えたものに該当する
ので、絶縁膜２３の厚さによって調節することができる
ことになる。
配線金属２２が露出するまで行う。現れたゲート金属と
フォトレジスト膜上に、図４（ｂ）のように低抵抗金属
２５を蒸着してゲート、または配線金属２２に低抵抗金
属２５を接触させる。次いで、蒸着された金属膜を平坦
化膜２４が溶ける溶媒、または蝕刻溶液に入れると、平
坦化膜２４上に蒸着されている金属が除去される。ここ
において前記低抵抗金属２５の線幅は、平坦化膜２４が
開けられた線幅に該当し、これは平坦化膜２４を蝕刻す
る際現れた絶縁膜２３の幅であり、金属膜に金属の両側
面に蒸着されている絶縁膜２３を加えたものに該当する
ので、絶縁膜２３の厚さによって調節することができる
ことになる。
【００３４】図４（ｃ）は、リフト−オフした後に、低
抵抗金属２５を重ねて蒸着された形状であり、金属２２
上により幅広い低抵抗金属２５が形成されているため、
抵抗が減少する。
抵抗金属２５を重ねて蒸着された形状であり、金属２２
上により幅広い低抵抗金属２５が形成されているため、
抵抗が減少する。
【００３５】このように、低抵抗金属を重ねてゲートを
形成すると、ゲート抵抗が減少して雑音特性が大きく改
善され得る。従って、これを用いると、容易に高品位の
超高速集積回路を作製することができる。
形成すると、ゲート抵抗が減少して雑音特性が大きく改
善され得る。従って、これを用いると、容易に高品位の
超高速集積回路を作製することができる。
【００３６】
【発明の効果】今まで、詳しく説明したように、本発明
はＴ型ゲートまたは配線金属を重ねて形成するため、既
存工程に比して、次のような利点を有する。第１は、Ｅ
−ビーム・リソグラフィを利用せず、容易にＴ型ゲート
を形成することができるので、量産性を確保することが
できる。第２は、ゲート金属上に金属を重ねて蒸着する
ので、形成されたＴ形状は既存の臨時ゲートを用いた時
に、リソグラフィの誤整合により非対称に形成されるこ
ともあるが、本発明によって形成されるＴゲートの形状
は対称に形成される。第３は、絶縁膜の蝕刻により開け
られる領域に金属が蒸着されるので、絶縁膜厚によって
重なる金属の幅が決まるから、その幅を任意に調節する
ことができる。それだけでなく、絶縁膜とゲート金属上
に低抵抗金属が蒸着されることにより平坦な面を保つこ
とができるので、窒化膜の蒸着等の後工程によりゲート
金属が剥がれることを抑制することができ、より安定し
た工程を行うことができる。
はＴ型ゲートまたは配線金属を重ねて形成するため、既
存工程に比して、次のような利点を有する。第１は、Ｅ
−ビーム・リソグラフィを利用せず、容易にＴ型ゲート
を形成することができるので、量産性を確保することが
できる。第２は、ゲート金属上に金属を重ねて蒸着する
ので、形成されたＴ形状は既存の臨時ゲートを用いた時
に、リソグラフィの誤整合により非対称に形成されるこ
ともあるが、本発明によって形成されるＴゲートの形状
は対称に形成される。第３は、絶縁膜の蝕刻により開け
られる領域に金属が蒸着されるので、絶縁膜厚によって
重なる金属の幅が決まるから、その幅を任意に調節する
ことができる。それだけでなく、絶縁膜とゲート金属上
に低抵抗金属が蒸着されることにより平坦な面を保つこ
とができるので、窒化膜の蒸着等の後工程によりゲート
金属が剥がれることを抑制することができ、より安定し
た工程を行うことができる。
【図１】本発明によるＴ型ゲート電極の重畳方法の一部
の工程を示す工程図である。
の工程を示す工程図である。
【図２】図１の工程に続く工程を示す工程図である。
【図３】本発明によるＴ型低抵抗金属の重畳方法の一部
の工程を示す工程図である。
の工程を示す工程図である。
【図４】図３の工程に続く工程を示す工程図である。
１１ 半導体基板 １２ フォトレジスト膜 １３ 絶縁膜 １４ 平坦化膜 １５ ゲート金属 ２１ 基板 ２２ 配線金属 ２３ 絶縁膜 ２４ 平坦化膜 ２５ 低抵抗金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユンギー オー 大韓民国、デェジョン、ユソンク、ジュ ンミンドン、エキスポ アパートメント 301−403 (72)発明者 ビュンソン パーク 大韓民国、デェジョン、ユソンク、イォ ーウンドン、ハンビィット アパートメ ント 125−1102 (72)発明者 チュルソン パーク 大韓民国、デェジョン、ユソンク、シン ソンドン、ハヌル アパートメント 110−1604 (72)発明者 クワンユイ ピュン 大韓民国、デェジョン、ドンク、ヤンジ ェオンドン、シンドン エー アパート メント ５−405 (56)参考文献 特開 平１−100974（ＪＰ，Ａ) 特開 平６−84954（ＪＰ，Ａ) 特開 平４−99335（ＪＰ，Ａ) 特開 平２−138750（ＪＰ，Ａ) 特開 昭58−197818（ＪＰ，Ａ) 特開 昭55−105326（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 29/41
Claims (2)
- 【請求項１】 半導体基板上にゲートのための微細なパ
ターンを形成する工程と、 その上に絶縁膜を蒸着した後、その上に上部表面が平坦
な平坦化膜を形成する工程と、 前記平坦化膜を前記絶縁膜の上部が露出されるまで蝕刻
する工程と、 前記残っている平坦化膜をマスクとして用い、前記微細
なパターンの上部が露出されるまで、前記絶縁膜を蝕刻
する工程と、 その露出された微細なパターンを蝕刻する工程と、 その微細なパターンが蝕刻されることにより露出された
基板と、その周りの絶縁膜および前記平坦化膜上にゲー
ト金属が覆われるように金属を蒸着する工程と、 前記平坦化膜を蝕刻し、その平坦化膜上に蒸着されてい
る金属を除去する工程とを有することを特徴とするＴ型
ゲート電極の重畳方法。 - 【請求項２】 請求項１において、前記微細なパターンを囲む絶縁膜厚を調節し、Ｔ形状の
羽根の大きさを調節する ことを特徴とするＴ型ゲート電
極の重畳方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-42596 | 1995-11-21 | ||
| KR1019950042596A KR0170498B1 (ko) | 1995-11-21 | 1995-11-21 | T형 게이트 전극의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148269A JPH09148269A (ja) | 1997-06-06 |
| JP3229550B2 true JP3229550B2 (ja) | 2001-11-19 |
Family
ID=19434996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17667296A Expired - Fee Related JP3229550B2 (ja) | 1995-11-21 | 1996-07-05 | Ｔ型ゲート電極の重畳方法およびｔ型低抵抗金属の重畳方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5856232A (ja) |
| JP (1) | JP3229550B2 (ja) |
| KR (1) | KR0170498B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0166864B1 (ko) * | 1995-12-18 | 1999-02-01 | 구자홍 | 티-게이트 제조방법 |
| KR100262940B1 (ko) * | 1998-05-29 | 2000-09-01 | 이계철 | 절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법 |
| US6303410B1 (en) | 1998-06-01 | 2001-10-16 | North Carolina State University | Methods of forming power semiconductor devices having T-shaped gate electrodes |
| US6387783B1 (en) | 1999-04-26 | 2002-05-14 | International Business Machines Corporation | Methods of T-gate fabrication using a hybrid resist |
| US6333229B1 (en) | 2000-03-13 | 2001-12-25 | International Business Machines Corporation | Method for manufacturing a field effect transitor (FET) having mis-aligned-gate structure |
| US6326290B1 (en) * | 2000-03-21 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Low resistance self aligned extended gate structure utilizing A T or Y shaped gate structure for high performance deep submicron FET |
| DE10247529A1 (de) * | 2001-10-15 | 2003-06-05 | I2 Technologies Inc | Anpassbare Zustandsmaschine und Zustandsaggregationstechnik zur Verarbeitung von Zusammenarbeits- und Transaktionsgeschäftsobjekten |
| JP2005236281A (ja) * | 2004-01-29 | 2005-09-02 | Rohm & Haas Electronic Materials Llc | Ｔ−ゲート形成 |
| KR101596113B1 (ko) * | 2014-01-29 | 2016-02-19 | 전북대학교산학협력단 | 갈륨함유 질화물 반도체 소자의 저항성 금속 접촉 및 이의 제조 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965218A (en) * | 1985-10-21 | 1990-10-23 | Itt Corporation | Self-aligned gate realignment employing planarizing overetch |
| JPS63155671A (ja) * | 1986-12-18 | 1988-06-28 | Nec Corp | 半導体装置の製造方法 |
| JPS63287021A (ja) * | 1987-05-19 | 1988-11-24 | Matsushita Electric Ind Co Ltd | 微細パタ−ンの形成方法 |
| JPH01109770A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0269936A (ja) * | 1988-07-28 | 1990-03-08 | Siemens Ag | 半導体材料上の樹脂構造の形成方法 |
| JPH02138750A (ja) * | 1988-08-24 | 1990-05-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0279437A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4959326A (en) * | 1988-12-22 | 1990-09-25 | Siemens Aktiengesellschaft | Fabricating T-gate MESFETS employing double exposure, double develop techniques |
| JP3106379B2 (ja) * | 1992-09-03 | 2000-11-06 | 株式会社村田製作所 | 半導体装置の製造方法 |
| US5278083A (en) * | 1992-10-16 | 1994-01-11 | Texas Instruments Incorporated | Method for making reliable connections to small features of integrated circuits |
-
1995
- 1995-11-21 KR KR1019950042596A patent/KR0170498B1/ko not_active IP Right Cessation
-
1996
- 1996-07-05 JP JP17667296A patent/JP3229550B2/ja not_active Expired - Fee Related
- 1996-07-05 US US08/675,972 patent/US5856232A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5856232A (en) | 1999-01-05 |
| JPH09148269A (ja) | 1997-06-06 |
| KR0170498B1 (ko) | 1999-03-30 |
| KR970030352A (ko) | 1997-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3406302B2 (ja) | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 | |
| JP2952217B2 (ja) | ヘテロ接合バイポーラトランジスタにおいてエミッタメサに対するベースオーミック金属の間隔を制御する方法 | |
| US5667632A (en) | Method of defining a line width | |
| JPH0845913A (ja) | 狭い横方向寸法の微細構造およびその作製方法 | |
| JP3229550B2 (ja) | Ｔ型ゲート電極の重畳方法およびｔ型低抵抗金属の重畳方法 | |
| JP3684433B2 (ja) | 二重ゲート絶縁膜を有するゲート電極の形成方法 | |
| JP2741175B2 (ja) | 半導体素子の微細パターン形成方法 | |
| KR100367695B1 (ko) | 반도체소자의비아콘택형성방법 | |
| JP3204473B2 (ja) | クロム膜製電極の形成方法 | |
| JPH06260509A (ja) | 半導体装置の製造方法 | |
| KR100436566B1 (ko) | 초고주파 집적회로소자의 전계효과트랜지스터 제조방법 | |
| KR100499622B1 (ko) | 반도체소자의셀투사형마스크제조방법 | |
| JPH11233527A (ja) | 半導体装置及びその製造方法 | |
| KR100202657B1 (ko) | 트랜지스터의 제조방법 | |
| JPH0677254A (ja) | 電極の形成方法 | |
| JPH07183312A (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| KR100607776B1 (ko) | 반도체 리소그래피 공정에서의 하드마스크 형성 방법 | |
| JPH0684951A (ja) | 半導体装置の製造方法 | |
| JPH0358531B2 (ja) | ||
| KR19980014634A (ko) | 티(t)-형 게이트 제조 방법 | |
| JPH09326401A (ja) | ＧａＡｓ電界効果トランジスタおよびそのゲート電極形成方法 | |
| JPH04311040A (ja) | 化合物半導体装置の製造方法 | |
| JPH03185826A (ja) | 半導体装置の製造方法 | |
| JPS61224425A (ja) | 半導体装置のパタ−ン形成方法 | |
| KR20000074002A (ko) | 티형 게이트 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010821 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313114 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |