KR0166864B1 - 티-게이트 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 T-게이트 제조방법에 관한 것으로, 게이트 저항의 감소 및 스루-풋(Through-put)을 향상시키며 MMIC 공정을 단순화 하는데 적당한 T-게이트 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 T-게이트 제조방법은 반도체 기판상에 감광성 수지를 증착한후 상기 기판과 접촉할 게이트 전극의 범위를 패터닝하는 제1 단계, 전면에 금속층과 감광막을 차례로 형성한 후 상기 감광막을 패터닝하여 게이트 전극을 정의하는 제2 단계, 금 도금과 동시에 게이트 전극을 형성하는 제3 단계, 상기 게이트 전극을 제외한 감광성 수지, 금속층, 감광막을 차례로 제거하는 제4 단계를 포함하여 이루어짐을 특징으로 한다.

Description

티(T)-게이트 제조방법
제1도 (a)∼(e)는 종래 자외선을 이용한 T-게이트 제조방법을 나타낸 공정단면도.
제2도 (a)∼(e)는 종래 전자-빔을 이용한 T-게이트 제조방법을 나타낸 공정단면도.
제3도는 종래 전자빔 조사에 따른 감광성 수지의 패턴형태를 나타낸 도면.
제4도 (a)∼(e)는 본 발명의 T-게이트 제조방법을 나타낸 공정단면도.
제5도 (a)∼(b)는 본 발명에 따른 T-게이트 두께를 증가시키기 위한 방법을 나타낸 도면.
제6도 (a)∼(d)는 본 발명에 따른 게이트 전극형성과 동시에 수행하는 도금공정을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : PMMA
33 : 금속층(Ti/Au) 34 : G 또는 I 라인용 포토레지스트
35 : 게이트 전극 52, 52a : 소오스, 드레인 패드
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 게이트 저항의 감소 및 스루-풋(Through-put)을 향상시키며 MMIC(Monolithic Microwave Integrate Circuit)공정을 단순화 하는데 적당한 T-게이트 제조방법에 관한 것이다.
일반적으로 MESFET에서 소자의 주파수 특성을 향상시키기 위해서는 게이트의 길이를 줄이는 방법이 유효하나 게이트 길이의 감소는 게이트 직렬저항의 증가를 초래하여 소자의 주파수 특성을 저하시킨다.
이를 극복하기 위해서는 반도체 표면과 접촉하는 면적을 최소화하고 게이트의 단면적을 크게하는 방법으로서 T-게이트를 형성하는 방법이다.
이하, 첨부도면을 참조하여 종래의 T-게이트 제조방법을 설명하면 다음과 같다.
제1도 (a)∼(e)는 종래 자외선 노광을 이용한 트라이-레이어(Tri-layer) T-게이트 제조방법을 나타낸 공정단면도이고, 제2도 (a)∼(e)는 종래 전자-빔을 이용한 바이-레이어( Bi-layer) T-게이트 제조방법을 나타낸 공정단면도이다.
먼저, 종래 자외선(UV : Ultra Violet)을 이용한 T-게이트 제조방법은 제1도 (a)에 도시된 바와 같이 반도체 기판(1)상에 폴리머(Polymer)의 일종인 제1 PMMA(2), PMIPK(3), 제2 PMMA(2a)를 회전 코팅(Spin Coating)방법을 이용해 순차적으로 증착한다.
이때 상기 증착되는 각각의 제1 PMMA(2), PMIPK(3), 제2 PMMA층(2a)의 두께는 서로 다르며 상기 두께의 차이는 자외선의 감광정도를 조절한다.
따라서, 각 층의 두께를 각각 0.1㎛, 0.9㎛, 0.3㎛ 순으로 증착한다.
이어 제1도 (b)에 도시된 바와 같이, 자외선을 1.3MJ/㎠ 정도로 조사(照射)하면 제1도 (c)에 도시한 바와 같이, 서로 다른 크기로 상기 제1 PMMA(2), PMIPK(3), 제2 PMMA층(2a)의 소정부분이 제거된다.
다시 말해서 각 층의 두께에 따른 감광정도(Sensitivity)가 서로 다르므로 상기 제2 PMMA층(2a)을 기준으로 한 마스크를 이용하여 UV 노광 및 현상공정을 수행하면 상기 제1 PMMA층(2)에 도달하는 자외선의 노광 에너지가 가장 적게 되며 한편으로는 자외선의 반사가 일어난다.
따라서 상기 PMIPK(3)층이 반사된 자외선에 의해 가장 많이 제거되며 제1 PMMA층(2)의 감광정도가 가장 낮아 가장 적게 제거된다.
이어서 제1도 (d)에 도시한 바와 같이, UV 노광에 의해 노출된 반도체 기판(1)을 포함한 전면에 게이트 전극형성을 위한 금속층(4)을 약 6000Å 정도의 두께로 증착하면, 게이트 전극이 패터닝 되고 제1도 (d)에 도시한 바와 같이, 패터닝된 게이트 전극(4a)을 제외한 모든 층을 리프트-오프(Lift-off)방법으로 제거하면 종래의 자외선을 이용한 T-게이트 제조공정이 완료된다.
또한 종래의 전자-빔(E-beam)을 이용한 바이-레이어(Bi-layer) T-게이트 제조방법은 제2도 (a)에 도시한 바와 같이, 반도체 기판(11)상에 서로 다른 두께를 갖는 제1 PMMA(12), 제2 PMMA(12a)를 순차적으로 형성한다.
이때 상기 제1 PMMA(12), 제2 PMMA(12a)의 두께는 각각 0.2㎛, 0.8㎛ 정도로 한다.
이어서 제2도 (b)에 도시한 바와 같이, 마스크 패턴을 이용하여 전자-빔을 조사(Expose)하면 제2도 (c)에 도시한 바와 같이, 서로 다른 제1, 제2 PMMA층(12)(12a)이 패터닝 된다.
그리고, 제2도 (d)에 도시한 바와 같이, 게이트 전극형성을 위한 금속층(13)을 노출된 반도체 기판(11)의 표면부를 포함하여 전면에 증착한 후, 제2도 (e)에 도시한 바와 같이, 패터닝된 게이트 전극(13a)을 제외한 제1, 제2 PMMA층(12)(12a) 상부의 금속층(13)을 리프트-오프(Lift-off) 방법으로 제거하면 종래의 전자-빔을 이용한 T-게이트 제조공정이 완료된다.
한편, 제3도는 전자-빔 조사(Expose)에 따른 PMMA층의 패턴형태를 나타낸 도면이다.
즉, 제3도 (a)에 도시한 바와 같이, 제1 PMMA(21)층은 조사되는 전자-빔의 dose량이 적고, 제2 PMMA층(22)은 dose량을 크게 하여 패터닝 함을 나타낸 것이고, 제3도 (b)는 두차례의 전자-빔 조사에 따른 제2 PMMA층(22)의 패턴형태를 나타낸 것이고, 제3도 (c)는 세차례의 전자-빔 조사에 따른 제2 PMMA층(22)의 패턴형태를 나타낸 것이다.
그러나 상기와 같은 종래의 T-게이트 형성방법은 다음과 같은 문제점이 있었다.
첫째, 게이트 전극의 길이가 자외선 및 전자-빔의 조사 에너지(Expose Energe)에 의해 정해지며, 둘째, 제1 PMMA층 상부의 2∼3개의 층으로 인해 제1 PMMA층의 정확한 패턴(CD : Critical Dimension) 조절이 어렵다.
셋째, 전자-빔을 이용할 경우 스루-풋(Through-put)이 저조하며, 넷째, 리프트-오프시 게이트 전극에 물리적인 손상이 가해지는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 스루-풋을 향상시키고, 게이트 전극의 두께를 증가시켜 게이트 직결저항을 최소화 하며 단순화된 MMIC 제작이 용이하도록 하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 T-게이트 제조방법은 반도체 기판상에 감광성 수지를 증착한 후 상기 기판과 접촉할 게이트 전극의 범위를 패터닝 하는 제1 단계, 전면에 금속층과 감광막을 차례로 형성한 후 상기 감광막을 패터닝하여 게이트 전극을 정의하는 제2 단계, 금 도금과 동시에 게이트 전극을 형성하는 제3 단계, 상기 게이트 전극을 제외한 감광성 수지, 금속층, 감광막을 차례로 제거하는 제4 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 T-게이트 제조방법을 설명하면 다음과 같다.
제4도 (a)∼(e)는 본 발명의 T-게이트 제조방법을 나타낸 공정단면도이고, 본 발명의 T-게이트 제조방법은 제4도 (a)에 도시한 바와 같이, 반도체 기판(31)상에 PMMA(32)를 약 2000Å 정도의 두께로 회전 코팅한 다음, 상기 반도체 기판(31)과 접촉할 게이트 전극의 범위를 전자-빔을 조사하여 패터닝 한다.
이어 제4도 (b)에 도시한 바와 같이, 후공정에서 금(Au)도금을 위해 시드 금속(Seed Metal)층(33)을 약 1000Å 정도의 두께로 증착한 다음 G 또는 I 라인용 포토레지스트(34)를 제4도 (c)에 도시한 바와 같이, 상기 시드 금속층(33) 상부에 도포한 후, 패터닝 한다.
이때 상기 시드 금속층(33)은 게이트 전극의 쇼트키 전극이 되므로 주의해서 증착한다.
또한, 상기 시드 금속층(33)으로 인해 상기 PMMA층(32)과 G 또는 I라인용 포토레지스트(34) 사이의 인터믹성(Intermixing) 문제도 제거된다.
그리고, 상기 G 또는 I 라인용 포토레지스트(34)의 패턴에 따라 게이트 전극의 윙(Wing) 사이즈가 결정되는데 상기 G 또는 I 라인용 포토레지스트(34)의 패턴에 의해 윙 사이즈를 손쉽게 조절할 수 있다.
이어 제4도 (d)에 도시한 바와 같이, 금(Au)도금의 시간조절에 따라 게이트 전극(35)의 두께를 조절하여 T-게이트를 형성한 다음 제4도 (e)에 도시한 바와 같이, 상기 G 또는 I 라인용 포토레지스트(34), 시드 금속층(33), PMMA층(32)을 차례로 에칭공정을 통해 제거하면 본 발명의 T-게이트 제조공정이 완료된다.
이때 상기 G 또는 I 라인용 포토레지스트(34), 시드 금속층(33), PMMA층(32)의 제거시 에칭공정에 의하므로 게이트 전극(35)에 물리적인 손상을 유발하지 않는다.
한편 제5도는 게이트 전극의 두께를 증가시키고자 할 때 G 또는 I 라인용 포토레지스트의 두께를 이용하여 손쉽게 구현할 수 있음을 나타낸 도면이다.
즉, G 또는 I 라인용 포토레지스트(41)의 두께를 증가시킴에 따라 게이트 전극(42)의 두께를 증가시키고, 또는 금(Au)도금 시간을 증가시키면, 금 도금에 따른 고유특성에 의해 게이트 전극(42)의 두께가 증가하게 된다.
이어서 제6도 (a)∼(d)는 본 발명에 따른 게이트 전극의 형성과 동시에 금 도금 공정을 수행하는 방법을 나타낸 도면이다.
제6도 (a)에 도시한 바와 같이, 반도체 기판(51)상에 소오스, 드레인, 오믹(Ohmic) 패드(Pad)(52)(52a)를 형성한 후 상기 노출된 반도체 기판(51)을 포함한 오믹 패드(52)(52a) 상부에 PMMA층(53)을 형성한다.
이어, 전자-빔을 조사하여 제6도 (b)에 도시한 바와 같이, 상기 오믹 패드(52)(52a)의 소정부분을 노출시킴과 동시에, 상기 반도체 기판(51)과 접촉할 게이트 전극의 영역(54)을 패터닝 한 다음, 전면에 후공정에서 도금을 위해 Ti/Au(55)를 증착한다.
이어 제6도 (c)에 도시한 바와 같이, 상기 노출된 오믹 패드(52)(52a), 게이트 전극 형성영역(54) 및 PMMA층(53) 상부에 G 또는 I 라인용 포토레지스트(56)를 도포하고, 상기 오믹 패드(52)(52a) 상부의 포토레지스트(56)를 게이트 전극 오프닝(Opening)시 함께 제거한다.
그리고 제6도 (d)에 도시한 바와 같이, 금(Au)도금 공정이 수행됨에 따라 게이트 전극(57) 및 소오스, 드레인위의 금도금 금속층이 형성된다.
이는 갈륨아세나이드(GaAs) MMIC(Monolithic Microwave Integrate Circuit) 제작공정을 획기적으로 줄일수 있다.
이상 상술한 바와 같이, 본 발명의 T-게이트 제조방법은 다음가 같은 효과가 있다.
첫째, 게이트 전극의 윙(Wing)사이즈를 손쉽게 조절 가능하며, 둘째, 게이트 전극의 CD(Critical Dimention)이 공정이 완료될때까지 안전하게 유지되며 CD의 길이 또한 최소화, 균일화 시킬 수 있다.
셋째, 게이트 전극의 두께를 손쉽게 증가시킬 수 있어 게이트 저항을 감소시키며, 넷째, 리프트-오프(Lift-off) 공정대신에 에칭공정을 수행하므로, 게이트 전극의 손상을 방지하며 도금과 동시에 게이트 전극을 형성하므로 공정을 단순화 시키는 효과가 있다.

Claims (5)

  1. 반도체 기판상에 감광성 수지를 증착한 후 상기 기판과 접촉할 게이트 전극의 범위를 패터닝 하는 제1 단계, 전면에 금속층과 감광막을 차례로 형성한 후 상기 감광막을 패터닝하여 게이트 전극을 정의하는 제2 단계, 금 도금과 동시에 게이트 전극을 형성하는 제3 단계, 상기 게이트 전극을 제외한 감광성 수지, 금속층, 감광막을 차례로 제거하는 제4 단계를 포함하여 이루어짐을 특징으로 하는 T-게이트 제조방법.
  2. 제1항에 있어서, 상기 게이트 전극은 감광막의 패턴에 의해 결정됨을 특징으로 하는 T-게이트 제조방법.
  3. 제1항에 있어서, 상기 감광성 수지는 PMMA를 사용함을 특징으로 하는 T-게이트 제조방법.
  4. 제1항에 있어서, 상기 감광성 수지, 금속층, 감광막은 에칭공정을 통해 제거함을 특징으로 하는 T-게이트 제조방법.
  5. 제1항에 있어서, 게이트 전극의 두께는 도금시간 및 감광막의 두께에 따라 손쉽게 조절 가능함을 특징으로 하는 T-게이트 제조방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3332851B2 (ja) * 1998-04-22 2002-10-07 松下電器産業株式会社 半導体装置の製造方法
KR100348902B1 (ko) * 1999-11-30 2002-08-14 한국전자통신연구원 에이치이엠티의 감마게이트 제조방법
US6417084B1 (en) 2000-07-20 2002-07-09 Advanced Micro Devices, Inc. T-gate formation using a modified conventional poly process
US6319802B1 (en) 2000-07-20 2001-11-20 Advanced Micro Devices, Inc. T-gate formation using modified damascene processing with two masks
US7008832B1 (en) 2000-07-20 2006-03-07 Advanced Micro Devices, Inc. Damascene process for a T-shaped gate electrode
US6255202B1 (en) 2000-07-20 2001-07-03 Advanced Micro Devices, Inc. Damascene T-gate using a spacer flow
US6313019B1 (en) 2000-08-22 2001-11-06 Advanced Micro Devices Y-gate formation using damascene processing
US6403456B1 (en) 2000-08-22 2002-06-11 Advanced Micro Devices, Inc. T or T/Y gate formation using trim etch processing
US6524937B1 (en) * 2000-08-23 2003-02-25 Tyco Electronics Corp. Selective T-gate process
US6674139B2 (en) * 2001-07-20 2004-01-06 International Business Machines Corporation Inverse T-gate structure using damascene processing
JP4093395B2 (ja) * 2001-08-03 2008-06-04 富士通株式会社 半導体装置とその製造方法
US7413942B2 (en) * 2004-01-29 2008-08-19 Rohm And Haas Electronic Materials Llc T-gate formation
US7892903B2 (en) * 2004-02-23 2011-02-22 Asml Netherlands B.V. Device manufacturing method and substrate comprising multiple resist layers
KR100578763B1 (ko) * 2004-10-12 2006-05-12 한국전자통신연구원 티형 게이트의 제조방법
KR100790994B1 (ko) * 2006-08-01 2008-01-03 삼성전자주식회사 이미지 센서 패키지, 그 제조 방법 및 이미지 센서패키지를 포함하는 이미지 센서 모듈
TWI339444B (en) 2007-05-30 2011-03-21 Au Optronics Corp Conductor structure, pixel structure, and methods of forming the same
US7947545B2 (en) 2007-10-31 2011-05-24 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Method for producing a transistor gate with sub-photolithographic dimensions
US7750370B2 (en) * 2007-12-20 2010-07-06 Northrop Grumman Space & Mission Systems Corp. High electron mobility transistor having self-aligned miniature field mitigating plate on a protective dielectric layer
US9437783B2 (en) * 2012-05-08 2016-09-06 Cree, Inc. Light emitting diode (LED) contact structures and process for fabricating the same
CN111710605B (zh) * 2020-06-19 2021-02-19 扬州国宇电子有限公司 一种半导体台面金属剥离方法
CN113793866B (zh) * 2021-11-16 2022-03-11 深圳市时代速信科技有限公司 一种空气场板结构及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52147063A (en) * 1976-06-02 1977-12-07 Toshiba Corp Semiconductor electrode forming method
US5288660A (en) * 1993-02-01 1994-02-22 Avantek, Inc. Method for forming self-aligned t-shaped transistor electrode
KR0170498B1 (ko) * 1995-11-21 1999-03-30 양승택 T형 게이트 전극의 형성방법

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