JP3612533B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、断面形状が略T型をなすゲート電極を有する半導体装置の製造方法に関するものであり、その用途として、例えばMESFET(MEtal Semiconductor Field Effect Transistor )やHEMT(高電子移動度トランジスタ)及びこれらを用いた集積回路であるMMIC(Monolithic Microwave Integrated Circuit )等に用いられるショットキーゲートを有する半導体装置の製造方法がある。
【0002】
【発明が解決しようとする課題】
マイクロ波帯の信号増幅に使用される半導体素子にあっては、高周波動作のために有利なゲート長の短縮と低ゲート抵抗値とを両立し得るT型ゲート電極を採用することが一般的となっている。このT型ゲート電極の形成後は、その表面に保護用絶縁膜を成膜するものであるが、半導体基板表面からT型ゲート電極の頭部までの高さが不足している場合には、両者間に保護用絶縁膜が充填された状態になるものであり、このような状態では両者間に空隙が存在する場合に比して寄生容量が増加する。
【0003】
この寄生容量の増加を防ぐために、ゲート電極の頭部までの高さを十分に確保すべく脚部を長くすると、ゲート電極におけるゲート長の決定に関わる部分、即ち、脚部が半導体基板と接触する部分の幅寸法の微細加工性が低下してしまう。また、ゲート電極の脚部は、半導体基板との接合部が前記頭部との接合部よりも短い形状に形成されるため、頭部と脚部との間で断線が発生し易くなるという問題がある。
【0004】
斯様な問題を解決する従来技術として、例えば特開平5−109778号公報には、1回の電子ビーム露光によって、レジスト層に底面部分より表面部分が広がったテーパ形状の開口部を形成し、この開口部に金属蒸着することによって形成される脚部の断面形状が長方形となるように、即ち、半導体基板に対して脚部の両辺が略垂直となるようにする技術が開示されている。しかしながら、斯様な技術では、そのレジスト層の開口部における底部寸法、即ちゲート長の再現性に問題がある。
【0005】
また、特開平6−302617号公報には、T型ゲート電極の頭部と脚部との接合部分に、頭部の幅よりも狭く脚部の幅よりも広い幅寸法を有する中間部を形成する技術が開示されている。斯様な中間部を形成することによって、T型ゲート電極の高さを十分に確保した場合においても、前記接合部分の強度が確保できるようにしたものである。しかしながら、このものでは、上記中間部と脚部との幅寸法を決定する現像工程を一括して行っているため、寄生容量を増加させないようにレジスト膜厚を厚くしてゲート電極の脚部を長くすると、やはりゲート長の決定に関わる部分の微細加工性の低下が避けられない。
【0006】
本発明は上記課題を解決するものであり、その目的は、断面形状がT型をなすゲート電極の高さを十分に確保することができると共に、ゲート電極の微細加工性をも確保し得る半導体装置の製造方法を提供することにある。
【0007】
【課題を解決するための手段】
請求項1記載の半導体装置の製造方法によれば、第1の工程において、半導体基板上に、夫々所定の感度を有する第1下層レジスト膜,第2下層レジスト膜,中間層レジスト膜,上層レジスト膜を順次塗布することにより一括して形成した後、第2,第3及び第4の工程において夫々所定の条件で順次露光及び現像を行うことにより、オーバーハング形状を有する上層開口部,上層開口部よりも小なる開口寸法を有する第2下層開口部及び第2下層開口部よりも小なる開口寸法を有し半導体基板面まで達する第1下層開口部を夫々形成する。そして、第5の工程において電極用金属材料を蒸着した後、第6の工程において各層レジスト膜を溶解して除去することにより、略T型の断面形状における頭部と脚部との接合部分に中間部を有する形状のゲート電極が形成され、更に、第7の工程においてゲート電極及び半導体基板上に保護用絶縁膜が形成される。
【0008】
従って、第1の工程において各層レジスト膜を一括して形成した後は、露光及び現像の単純な工程を繰返して各開口部を形成し得る。そして、ゲート電極の中間部及び脚部の断面幅寸法たる第2及び第1下層開口部の開口寸法を決定する工程を別個に行うことにより、半導体装置のゲート電極を微細に加工することができると共にゲート電極の高さも十分に確保し得るので、保護用絶縁膜が形成された場合に、ゲート電極の頭部と半導体基板との間に生じる寄生容量を低減することが可能となる。
【0009】
請求項2記載の半導体装置の製造方法によれば、第1の工程において、半導体基板上に、夫々所定の感度を有する下層レジスト膜,中間層レジスト膜,上層レジスト膜を順次塗布することにより一括して形成した後、第2,第3及び第4の工程において夫々所定の条件で順次露光及び現像を行うことにより、オーバーハング形状を有する上層開口部,上層開口部よりも小なる開口寸法を有する凹部及び凹部よりも小なる開口寸法を有し半導体基板面まで達する下層開口部を夫々形成する。そして、第5の工程において電極用金属材料を蒸着した後、第6の工程において各層レジスト膜を溶解して除去することにより、略T型の断面形状における頭部と脚部との接合部分に中間部を有する形状のゲート電極が形成され、更に、第7の工程においてゲート電極及び半導体基板上に保護用絶縁膜が形成される。従って、レジスト膜を1層分少なくすることができ、第1の工程をより簡易にすることができる。
【0010】
【発明の実施の形態】
(第1実施例)
以下、本発明の第1実施例について図1乃至図7を参照して説明する。図1乃至図7は、T型ゲート電極を備えた半導体装置を製造する過程を示すその摸式的な断面図である。その図1において、動作層が形成されている半導体基板(以下、単に基板と称す)1上には、高解像度の電子ビーム(EB)レジスト膜が以下のようにして順次層状に塗布形成されている。
【0011】
先ず、比較的低感度の第1下層レジスト膜2aを例えば厚さ250nmにて形成し、その第1下層レジスト膜2a上に、第1下層レジスト膜2aよりも高感度である第2下層レジスト膜2bを例えば厚さ150nmにて形成する。次に、第2下層レジスト膜2bよりも高感度の中間層レジスト膜3を例えば厚さ300nmにて形成し、その中間層レジスト膜3よりも低感度である上層レジスト膜4を例えば厚さ250nmにて形成する(第1の工程)。
【0012】
この場合、例えば第1下層レジスト膜2a及び上層レジスト膜4としては、ポジ型EBレジストとして作用するポリメチルメタクリレート、第2下層レジスト膜2b及び中間層レジスト膜3としては、ポリアルキルメタクリレート系で上記ポリメチルメタクリレートより高感度なレジストを用いる。
【0013】
次に、図2に示すように、第1回目の電子ビーム照射により露光を行い、これに続く現像により上層レジスト膜4及び中間層レジスト膜3に開口部(上層開口部)5を形成する。例えばこの時の電子ビームの加速電圧を25KV,露光量を20μC/cm2程度とし、メチルイソブチルケトンとイソプロパノールの混合液にて現像する(第2の工程)。この際、第2下層レジスト膜2bは、中間層レジスト膜3に比べ充分低感度のEBレジストを用いるため、再現性良く開口部5を形成できる。
【0014】
このような第2の工程が行われた場合、開口部5の形状は、上層レジスト膜4と中間層レジスト膜3との感度差によって、上層レジスト膜4部分の開口寸法(例えば0.5〜0.8μm)が、中間層レジスト膜3部分の開口寸法よりも若干小となることにより、上層レジスト膜4が中間層レジスト膜3に対してオーバーハングした形状となるように形成される。
【0015】
続いて、図3に示すように、第2回目の電子ビーム照射により露光した後に現像することにより、第2下層レジスト膜2bに開口部(第2下層開口部)6を、例えば開口寸法が0.3〜0.4μmとなるように形成する。尚、この時の露光量は、例えば10μC/cm2程度とし、メチルイソブチルケトンとイソプロパノールの混合液にて現像する(第3の工程)。
【0016】
更に、図4に示すように、第3回目の電子ビーム照射により露光した後、現像することにより基板1の表面まで到達する開口部(第1下層開口部)7を第1下層レジスト膜2aに形成する(第4の工程)。この時の露光量は、例えば200μC/cm2または2nC/cm程度として、メチルイソブチルケトンとイソプロパノールの混合液にて現像することにより、寸法0.15μm以下のゲート長を実現しうる開口寸法を得る。この場合、電子ビームの加速電圧をより高くすれば、より微細なゲート長も実現できると考えられる。
【0017】
上記のように第1下層レジスト膜2aに開口部7を形成した後、半導体装置の構造上必要であれば、第1下層レジスト膜2aをマスクとして基板1をエッチングする。
【0018】
この後、図5に示すように、基板1上の開口部7に臨む面及び各層レジスト膜2a,2b,3,4上に、電極用の金属材料8を蒸着する(第5の工程)。続いて、半導体装置を溶液中に浸漬することにより、図6に示すように、金属材料8の不要な部分を、残留している各レジスト膜2a,2b,3及び4と共に除去(リフトオフ)することにより、頭部9aと脚部9bとの間に、断面幅寸法が頭部9aよりも小で且つ脚部9bよりも大となる中間部9cを有する略T型のゲート電極9が形成される(第6の工程)。
【0019】
この際、前述のように、開口部5部分では、上層レジスト膜4が中間層レジスト膜3に対してオーバーハングした形状を有しているため、ゲート電極9と金属材料8の不要な部分とを確実に分離することが可能となる。
【0020】
ゲート電極9の形成後、図7に示すように、保護用絶縁膜10をゲート電極9及び基板1上に形成する(第7の工程)。この図7において、頭部9aと基板1との間に空隙部11が生じるように、予め図1でレジスト膜塗布時に第1,第2下層レジスト膜2a,2bの膜厚を絶縁膜の設計膜厚値を参考にして設定しておく。斯様な空隙部11を頭部9aと基板1との間に設けることにより、両者間が誘電率の大なる保護用絶縁膜10によって満たされる場合に比して、ゲート電極9の寄生容量は低減される。
【0021】
以上のように本実施例によれば、基板1上に所定の感度差を有する各レジスト膜2a,2b,3及び4を層状に塗布形成した後、これらのレジスト膜に対して異なる露光量で電子ビームを3回照射して夫々につき現像を行い開口寸法が異なる開口部5,6及び7を形成し、金属材料8を蒸着させた後リフトオフすることによって、頭部9aと脚部9bとの間に中間部9cを有するT型のゲート電極9を形成し、その上から保護用絶縁膜10を形成した。
【0022】
従って、第2回目の電子ビーム照射において開口部6の開口寸法、即ちゲート電極9の中間部9cの寸法を決定した後、第3回目の電子ビーム照射において開口部7の開口寸法、即ちゲート電極9の脚部9bの幅寸法(ゲート長の寸法)を決定し得るので、脚部9bを微細に加工し得ると共に、中間部9cを形成することにより金属材料8の蒸着時における頭部9aと脚部9bとの断線を防ぐことができる。
【0023】
また、ゲート電極9の頭部9aを高く設計し得て、保護用絶縁膜10が形成されても寄生容量の増加を抑制し得ると共に、その場合でも、第3回目の電子ビーム照射の際の第1下層レジスト膜2aの膜厚を頭部9aの高さに比して小さくすることができるので、その微細加工性を十分に確保できるようになり、高周波特性上重要なゲート長を微細に設計することが可能となる。
【0024】
更に、本実施例によれば、第1回目の電子ビーム照射において、上層レジスト膜4と中間層レジスト膜3との感度差によって開口部5にオーバーハング形状を形成することにより、ゲート電極9と金属材料8の不要な部分とを確実に分離
できるようにしたので、金属材料8の蒸着後における不要部分の除去を容易に行うことができる。
【0025】
(第2実施例)
図8乃至図14は、本発明の第2実施例により半導体装置を製造する過程を示すその断面模式図である。尚、第1実施例と同一部分には同一符号を付して示す。図8において、基板1上に高解像度のEBレジスト膜が第1実施例と同様に順次層状に塗布形成されているが、第1実施例における第1及び第2下層レジスト膜2a及び2bは、下層レジスト膜12に置き換っている(第1の工程)。この下層レジスト膜12は、例えば、上層レジスト膜3と同じポリメチルメタクリレートを用い厚さ400nmにて形成する。
【0026】
次に、図9に示すように、第1実施例における第2の工程と同様に、開口部5を形成する(第2の工程)。この際、下層レジスト膜12は、中間層レジスト膜3に比べ充分低感度であるため再現性良く開口部5が形成できる。
【0027】
続いて、図10に示すように、第2回目の電子ビーム照射により露光を行った後現像することにより、下層レジスト膜12の中間までの深さを有する凹部13を形成する(第3の工程)。例えばこの時の露光量を100μC/cm2程度としメチルイソブチルケトンとイソプロパノールの混合液にて現像する。
【0028】
更に、第3回目の電子ビーム照射により露光を行った後現像することにより、図11に示すように、凹部13よりも小なる開口寸法を有し、基板1まで到達する開口部(下層開口部)14を下層レジスト膜12に形成する(第4の工程)。例えばこの時の露光量を200μC/cm2または2nC/cm程度とし、メチルイソブチルケトンとイソプロパノールの混合液にて現像することにより寸法0.15μm以下のゲート長を実現しうる開口部14を得る。
【0029】
この後の工程は、第1実施例と同様に行われ、図12乃至図14に示すように電極用の金属材料15を蒸着した後(第5の工程)、不要な部分の金属材料15を、残留している各層レジスト3,4及び12と共に除去(リフトオフ)して断面形状が略T型のゲート電極16を形成する(第6の工程)。
【0030】
そして、ゲート電極16の形成後に、保護用絶縁膜17をゲート電極16上及び基板1上に形成する(第7の工程)。そして、この場合も、予め図8におけるレジスト膜塗布時に下層レジスト膜12の膜厚を絶縁膜の設計値を参考にして設定しておくことにより、頭部16aと基板1との間に空隙部18が生じるようにすることができる。
【0031】
以上のように第2実施例によれば、第1実施例よりも少ないレジスト膜の層数によって、断面形状が略T型をなし、頭部16aと脚部16bとの間に中間部16cを有するゲート電極16を形成することができ、第1の工程をより簡易にすることができる。
【0032】
本発明は上記しかつ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
中間層レジスト膜3及び上層レジスト膜4を、第2下層レジスト膜2bよりも高感度である単一の上層レジスト膜に置き換えて、その上層レジスト膜を露光可能な条件で第1回目の電子ビーム照射を行った後現像を行うことにより、上層レジスト膜表面の開口寸法が上層レジスト膜内部の開口寸法に比して小となる形状を有する開口部を上層開口部として、開口部5の代わりに形成しても良い。
レジストの材質を適宜変更することにより、紫外線などの光や、イオンビーム,X線などで露光を行っても良い。
各実施例における各レジスト膜の形成厚さや露光による開口部の寸法は、ゲート電極やゲート長の設計仕様に応じて適宜変更して良い。また、各レジスト膜の材質も、各層間における感度差の大小関係を維持する範囲であれば適宜変更して良い。
【図面の簡単な説明】
【図1】本発明の第1実施例における、半導体装置の製造過程を示す摸式的な断面図(その1)
【図2】図1相当図(その2)
【図3】図1相当図(その3)
【図4】図1相当図(その4)
【図5】図1相当図(その5)
【図6】図1相当図(その6)
【図7】図1相当図(その7)
【図8】本発明の第2実施例における図1相当図(その1)
【図9】図8相当図(その2)
【図10】図8相当図(その3)
【図11】図8相当図(その4)
【図12】図8相当図(その5)
【図13】図8相当図(その6)
【図14】図8相当図(その7)
【符号の説明】
1は半導体基板、2aは第1下層レジスト膜、2bは第2下層レジスト膜、3は中間層レジスト膜、4は上層レジスト膜、5,6及び7は開口部(上層開口部,第2下層開口部及び第1下層開口部)、8は金属材料(電極用金属材料)、9はゲート電極、9aは頭部、9bは脚部、9cは中間部、10は保護用絶縁膜、11は空隙部、12は下層レジスト膜、13は凹部、14は開口部(下層開口部)、15は金属材料(電極用金属材料)、16はゲート電極、16aは頭部、16bは脚部、16cは中間部、17は保護用絶縁膜、18は空隙部を示す。
Claims (2)
- 断面形状が略T型をなすゲート電極を有する半導体装置の製造方法において、
半導体基板上に、第1下層レジスト膜,この第1下層レジスト膜よりも高感度である第2下層レジスト膜,この第2下層レジスト膜よりも高感度である中間層レジスト膜,この中間層レジスト膜よりも低感度である上層レジスト膜を順次塗布して形成する第1の工程と、
前記上層及び中間層レジスト膜を露光可能な条件で露光した後に現像を行うことによりオーバーハング形状を有する上層開口部を形成する第2の工程と、
前記第2下層レジスト膜を露光可能な条件で前記上層開口部内の領域を露光した後に現像を行うことにより、前記上層開口部よりも小なる開口寸法を有する第2下層開口部を形成する第3の工程と、
前記第2下層開口部内の領域の第1下層レジスト膜を露光した後に現像を行うことにより、前記第2下層開口部よりも小なる開口寸法を有し前記半導体基板面まで達する第1下層開口部を形成する第4の工程と、
前記半導体基板面上における前記第1下層開口部に臨む面上及び各層レジスト膜上に電極用金属材料を蒸着する第5の工程と、
前記各層レジスト膜を溶解して除去することにより、T型の断面形状における頭部と脚部との接合部分に、断面幅寸法が前記頭部よりも小で且つ前記脚部よりも大なる中間部を有する形状のゲート電極を形成する第6の工程と、
前記ゲート電極及び前記半導体基板表面を被覆する保護用絶縁膜を形成する第7の工程とからなることを特徴とする半導体装置の製造方法。 - 断面形状が略T型をなすゲート電極を有する半導体装置の製造方法において、
半導体基板上に、下層レジスト膜,この下層レジスト膜よりも高感度である中間層レジスト膜,この中間層レジスト膜よりも低感度である上層レジスト膜を順次塗布して形成する第1の工程と、
前記上層及び中間層レジスト膜を露光可能な条件で露光した後に現像を行うことによりオーバーハング形状を有する上層開口部を形成する第2の工程と、
前記下層レジスト膜を所定の膜厚が残留する条件で露光した後に現像を行うことにより、前記上層開口部よりも小なる開口寸法を有する凹部を形成する第3の工程と、
前記下層レジスト膜の凹部内における領域を露光した後に現像を行い、前記凹部よりも小なる開口寸法を有し前記半導体基板面まで達する下層開口部を形成する第4の工程と、
前記半導体基板面上における前記下層開口部に臨む面上及び各層レジスト膜上に電極用金属材料を蒸着する第5の工程と、
前記各層レジスト膜を溶解して除去することにより、T型の断面形状における頭部と脚部との接合部分に、断面幅寸法が前記頭部よりも小で且つ前記脚部よりも大なる中間部を有する形状のゲート電極を形成する第6の工程と、
前記ゲート電極及び前記半導体基板表面を被覆する保護用絶縁膜を形成する第7の工程とからなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28651196A JP3612533B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28651196A JP3612533B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10135239A JPH10135239A (ja) | 1998-05-22 |
JP3612533B2 true JP3612533B2 (ja) | 2005-01-19 |
Family
ID=17705363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28651196A Expired - Fee Related JP3612533B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3612533B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003142500A (ja) * | 2001-10-30 | 2003-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
KR100631051B1 (ko) | 2005-09-12 | 2006-10-04 | 한국전자통신연구원 | 부정형 고 전자 이동도 트랜지스터의 제조 방법 |
KR100647459B1 (ko) | 2005-11-29 | 2006-11-23 | 한국전자통신연구원 | 티형 또는 감마형 게이트 전극의 제조방법 |
JP5388514B2 (ja) | 2008-09-09 | 2014-01-15 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
JP2010067692A (ja) * | 2008-09-09 | 2010-03-25 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP5521447B2 (ja) * | 2009-09-07 | 2014-06-11 | 富士通株式会社 | 半導体装置の製造方法 |
JP5768340B2 (ja) * | 2010-07-14 | 2015-08-26 | 富士通株式会社 | 化合物半導体装置 |
-
1996
- 1996-10-29 JP JP28651196A patent/JP3612533B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH10135239A (ja) | 1998-05-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20031031 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20031215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040611 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040803 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040809 |
|
R150 | Certificate of patent or registration of utility model |
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