KR20030000475A - 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 패턴(Pattern) 형성 방법에 관한 것으로, 특히 두 번의 노광 공정으로 감광막의 전 영역에 산을 발생시키므로, 종래보다 감광막의 전 영역에 더 많은 크로스 링크(Cross link)층을 유발시켜 상기 감광막 두께의 증가로 차후 식각 공정에 대한 감광막의 식각 내성이 증가되어 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 패턴 형성 방법에 관한 것으로, 특히 두 번의 노광 공정으로 감광막의 전 영역에 산을 발생시켜 소자의 수율 및 신뢰성을 향상시키는 패턴 형성 방법에 관한 것이다.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약을 맞게 된다.
도 1a내지 도 1d는 종래 기술에 따른 패턴 형성 방법을 나타낸 공정 단면도이고, 도 2는 종래의 감광막에 발생된 산의 분포를 나타낸 도면이다.
종래의 패턴 형성 방법은 도 1a에서와 같이, 패턴 대상층(11)상에 감광막(13)을 도포하고, 상기 감광막(13)을 소정 부위에만 제거되도록 선택적으로 노광 및 제 1 차 현상한다.
여기서, 상기 노광 공정 시 상기 감광막(13)에 산(21)이 발생되되, 도 2에서와 같이, 상기 감광막(13)의 측벽에 주로 산(21)이 잔재된다.
도 1b에서와 같이, 상기 감광막(13)을 포함한 전면에 화학적 축소 물질인 알이엘에이시에스(Resist Enhancement Lithography Assisted by Chemical Shrink : RELACS)층(15)을 도포한다.
도 1c에서와 같이, 상기 RELACS층(15)을 포함한 전면에 베이킹(Baking) 공정을 진행하여 상기 감광막(13) 표면상에 크로스 링크(Cross link)층(17)을 발생시킨다.
여기서, 상기 베이킹 공정으로 상기 감광막(13)의 현상 공정 후, 상기 감광막(13)의 측벽에 주로 잔재하는 산(21)이 확산에 의해 증폭되면서 크로스 링크층(17)이 발생된다.
도 1d에서와 같이, 상기 RELACS층(15)을 제 2 차 현상 공정으로 제거한다.
이때, 상기 RELACS층(15)의 제거 공정 시 상기 크로스 링크층(17)은 식각 되지 않고 잔존하여 회로의 크기를 줄이는 역할을 한다.
그러나, 종래의 패턴 형성 방법은 노광 공정 시 감광막에 발생한 산 중 패턴닝된 감광막의 측벽에 잔재한 산만을 주로 사용하여 크로스 링크층을 발생시키므로 상기 측벽을 제외한 감광막의 나머지 영역은 산이 거의 존재하지 않아 소량의 크로스 링크층을 발생시켜 상기 측벽을 제외한 나머지 영역의 감광막의 두께를 증가시키지 못하므로 차후 식각 공정에 대한 감광막의 식각 내성이 저하되어 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 두 번의 노광 공정으로 감광막의 전 영역에 산을 발생시키므로 종래보다 감광막의 전 영역에 더 많은 크로스 링크층을 유발시켜 상기 감광막의 두께를 증가시키는 패턴 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술에 따른 패턴 형성 방법을 나타낸 공정 단면도.
도 2는 종래의 감광막에 발생된 산의 분포를 나타낸 도면.
도 3a내지 도 3e는 본 발명의 실시 예에 따른 패턴 형성 방법을 나타낸 공정 단면도.
도 4는 본 발명의 제 1 차 노광 공정 시 감광막에 발생된 산의 분포를 나타낸 도면.
도 5는 본 발명의 제 2 차 노광 공정 시 감광막에 발생된 산의 분포를 나타낸 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 패턴 대상층 13 : 감광막
15 : RELACS 17 : 크로스 링크층
21 : 산 31 : 제 1 산
41 : 제 2 산
본 발명의 패턴 형성 방법은 패턴 대상층 상에 감광막을 도포하는 단계, 상기 감광막을 선택적으로 제 1 차 노광 하고 현상하되, 상기 제 1 차 노광 공정 시 상기 감광막에 제 1 산이 발생되어 상기 감광막의 측벽 부위에 제 1 산이 잔재되는단계, 상기 감광막에 제 2 차 노광 공정으로 제 2 산을 발생시키되, 상기 감광막의 전 영역에 상기 제 1, 제 2 산이 잔재되는 단계, 상부 구조물 상에 화학적 축소 물질층을 형성하는 단계, 상기 감광막 표면상에 베이킹 공정으로 크로스 링크층을 발생시키는 단계 및 상기 화학적 축소 물질층을 제거하여 크로스 링크층을 구비한 감광막 패턴을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 패턴 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3e는 본 발명의 실시 예에 따른 패턴 형성 방법을 나타낸 공정 단면도이다.
그리고, 도 4는 본 발명의 제 1 차 노광 공정 시 감광막에 발생된 산의 분포를 나타낸 도면이고, 도 5는 본 발명의 제 2 차 노광 공정 시 감광막에 발생된 산의 분포를 나타낸 도면이다.
본 발명의 실시 예에 따른 패턴 형성 방법은 도 3a에서와 같이, 패턴 대상층(11)상에 감광막(13)을 도포하고, 상기 감광막(13)을 소정 부위에만 제거되도록 선택적으로 제 1 차 노광 및 제 1 차 현상한다.
여기서, 상기 제 1 차 노광 공정 시 상기 감광막(13)에 제 1 산(21)이 발생되되, 도 4에서와 같이, 상기 감광막(13)의 측벽에 주로 제 1 산(21)이 잔재된다.
도 3b에서와 같이, 상기 감광막(13)을 포함한 전면에 제 2 차 노광 공정을 진행한다.
여기서, 상기 제 2 차 노광 공정 시 상기 감광막(13)에 제 2 산(41)이 발생되되, 도 5에서와 같이, 상기 감광막(13)의 전 영역에 상기 제 1 산(21)과 함께 제 2 산(41)이 잔재된다.
도 3c에서와 같이, 상기 감광막(13)을 포함한 전면에 화학적 축소 물질인 RELACS층(15)을 도포한다.
도 3d에서와 같이, 상기 RELACS층(15)을 포함한 전면에 베이킹 공정을 진행하여 상기 감광막(13) 표면상에 크로스 링크층(17)을 발생시킨다.
여기서, 상기 베이킹 공정으로 상기 감광막(13)의 현상 공정 후 상기 감광막(13)의 전 영역에 잔재하는 제 1 산(31)과 제 2 산(41)이 확산에 의해 증폭되면서 크로스 링크층(17)이 발생되되, 종래 기술보다 더 많으며 균일한 크로스 링크층(17)이 발생된다.
도 3e에서와 같이, 상기 RELACS층(15)을 제 2 차 현상 공정으로 제거한다.
이때, 상기 RELACS층(15)의 제거 공정 시 상기 크로스 링크층(17)은 식각 되지 않고 잔존하여 회로의 크기를 줄이는 역할을 한다.
본 발명의 패턴 형성 방법은 두 번의 노광 공정으로 감광막의 전 영역에 산을 발생시키므로, 종래보다 감광막의 전 영역에 더 많은 크로스 링크층을 유발시켜 상기 감광막 두께의 증가로 차후 식각 공정에 대한 감광막의 식각 내성이 증가되어 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (1)
- 패턴 대상층 상에 감광막을 도포하는 단계;상기 감광막을 선택적으로 제 1 차 노광 하고 현상하되, 상기 제 1 차 노광 공정 시 상기 감광막에 제 1 산이 발생되어 상기 감광막의 측벽 부위에 제 1 산이 잔재되는 단계;상기 감광막에 제 2 차 노광 공정으로 제 2 산을 발생시키되, 상기 감광막의 전 영역에 상기 제 1, 제 2 산이 잔재되는 단계;상부 구조물 상에 화학적 축소 물질층을 형성하는 단계;상기 감광막 표면상에 베이킹 공정으로 크로스 링크층을 발생시키는 단계;상기 화학적 축소 물질층을 제거하여 크로스 링크층을 구비한 감광막 패턴을 형성하는 단계를 포함하는 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036268A KR20030000475A (ko) | 2001-06-25 | 2001-06-25 | 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036268A KR20030000475A (ko) | 2001-06-25 | 2001-06-25 | 패턴 형성 방법 |
Publications (1)
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| KR20030000475A true KR20030000475A (ko) | 2003-01-06 |
Family
ID=27710939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010036268A KR20030000475A (ko) | 2001-06-25 | 2001-06-25 | 패턴 형성 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20030000475A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2001
- 2001-06-25 KR KR1020010036268A patent/KR20030000475A/ko not_active Application Discontinuation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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