JPH07326633A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH07326633A
JPH07326633A JP12086694A JP12086694A JPH07326633A JP H07326633 A JPH07326633 A JP H07326633A JP 12086694 A JP12086694 A JP 12086694A JP 12086694 A JP12086694 A JP 12086694A JP H07326633 A JPH07326633 A JP H07326633A
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JP
Japan
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resist
film
semiconductor substrate
region
electrode
Prior art date
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Pending
Application number
JP12086694A
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English (en)
Inventor
Mayumi Kamura
まゆみ 加村
Cho Shimada
兆 嶋田
Hidefumi Yasuda
秀文 安田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】 【構成】本発明においては、電極形成のときのフレーム
となるレジスト12、21をEB露光するときに、E/
B描画のドーズ量を変化させながら行うことにより、レ
ジストを凹凸に感光させこれを除去することにより、レ
ジスト12、21表面を凹凸に形成し、ゲート金属41
表面を凹凸の形状に形成する。 【効果】本発明によれば、半導体基板上に形成されるゲ
ート電極の強度を従来と同程度に保ったままで、表面積
を大きく形成することができる。このため表皮効果の影
響を低減することができ、より高い周波数についても対
応することが可能な電極を形成することが可能となる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置とその製造方
法、特に電解効果型トランジスタのゲート電極とその製
造方法に関する。
【0002】
【従来の技術】GaAs半導体基板に形成される電解効
果型トランジスタ(以下、FET)の雑音特性や電力利
得を向上させるためには、ゲート抵抗、ソース抵抗及び
ゲート、ソース間の容量の低減が必要である。ゲート電
極が基板と接している長さであるゲート長は、これらを
低減させるためには極力短い方が望ましい。またゲート
抵抗を低減させるためには、ゲートの断面積及び表面積
は極力大きい方が望ましい。以上の理由により、ゲート
電極の断面積及び表面積を大きくし、ゲート長を短くす
るため、T字型のゲート(以下T型ゲートと称する。)
が考案されており、その製造方法は特開昭61−125
176号公報等によって開示されている。
【0003】次に従来のT型ゲートの製造方法を、図2
を参照して説明する。まず図2(a)に示すように、G
aAs基板101表面上に第一レジスト102を成膜
し、ゲート電極形成予定領域のレジスト102に一定強
度の荷電粒子線(以下、E/B描画と称す。)を照射し
露光を行い、現像することにより開口103を形成す
る。 続いて図2(b)に示すように、第一レジスト1
02表面上にOCD(OHKAChemical Deposition)膜1
11を塗布する。次に第一レジスト102とは異なるエ
ッチングレートを持つ第二レジスト112を成膜し、同
様にE/B描画によりゲート電極形成予定領域の第二レ
ジスト112を露光、現像し、開口113を形成する。
次にゲート金属として、PtやAuを積層にゲート電極
形成予定領域に蒸着する。
【0004】続いて図2(c)に示すように、レジスト
102、112を除去し、半導体基板101表面上にゲ
ート電極121を形成する。近年の半導体デバイスの高
速化にともない、GaAs基板に形成されるFETも、
より高い周波に応答できる性質のものが望まれている。
しかし、従来のT型ゲートの構造では、使用周波数が高
くなると表皮効果の影響が大きくなるため、電流が流れ
る電極の有効面積が減少してくる。このためにT型ゲー
トの断面積と表面積をさらに大きくし、ゲート長を短く
する必要が生じている。しかし従来の製造方法によって
ゲート長を短く、電極の上部のみを大きくすることは、
強度面での信頼性に問題が生じるため、ある程度の限界
があった。よってより表面積が大きく、基板との接触面
積が小さい電極の形状とその製造方法を開発することが
望まれている。
【0005】
【発明が解決しようとする課題】上記のように従来の製
造方法によって形成されるGaAs基板上のFETの電
極では、十分に高周波に対応することができない。また
特性を改善するためにゲート長を短く、電極の上部のみ
を大きくすると、強度面での信頼性に問題が生じる。
【0006】本発明においては上記の問題点を踏まえ、
十分に高周波に対応できるように強度面での信頼性を有
し、従来と比べより広い表面積を有する電極とその製造
方法を提供することを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、電極形成のときのフレームとなる
レジストをエッチングするときに、この表面にEB(El
ectron Beam )描画のドーズ量を変化させながら行うこ
とにより、レジスト表面に凹凸を付ける。このレジスト
表面の凹凸により、後の工程において形成されるゲート
金属の表面はこの凹凸の対応した状態が得られる。よっ
て従来と同程度の強度を保ったままで、電極の断面積と
表面積を大きく形成する。
【0008】
【作用】本発明によりGaAs半導体基板上に形成され
るゲート電極の強度を従来と同程度に保ったままで、表
面積を大きく形成することが可能になる。この結果、ゲ
ート抵抗を低減することができ、また表皮効果の影響を
低減することができるために、従来のゲート電極と比較
し、より高い周波数についても対応することが可能とな
る。
【0009】
【実施例】本発明における実施例について図面を参照し
て説明する。図1(a)に示すように、GaAs半導体
基板11表面上に膜厚0.1μmのPMMA(Polymeth
ylMethacrylate )ポジ型レジスト12を塗布する。こ
のPMMAレジストは、EB露光用のレジストであり、
その解像度が高く微細な加工には有効であるが、レジス
ト内における荷電粒子線(EB)のエネルギーの減退率
が高く、レジストの深部では解像度が大きく減少するた
め、レジストの膜厚をある程度以上に厚く形成すること
はできない。次に半導体基板11を露出させるために、
レジスト12を幅0.1μmでEB描画により露光、現
像し開口13を形成し、半導体基板11表面を露出させ
る。
【0010】開口13の直下の半導体基板11の領域
は、例えばゲート領域が形成され、それを取り囲む領域
では、ソース領域やドレイン領域が形成されるものとす
る。またEB描画のEBドーズ量は4nC/cmとし露
光を行う。次に露光光の反射防止膜としてOCD膜14
を、レジスト12表面上と露出された半導体基板11表
面上に塗布する。この反射防止膜であるOCD膜は、後
の工程において行われるレジストの露光において、レジ
スト12表面上や半導体基板11表面上で、露光光の不
要な反射を防止するためのものである。
【0011】続いて図1(b)に示すように、OCD膜
14表面上に膜厚0.8μmのノボラック系のポジ型レ
ジスト21を塗布する。次に開口13上のレジスト21
を、幅0.7μmでEB描画により露光、現像し、開口
22を形成する。このときのEB描画のEBドーズ量を
変化させ、OCD膜14表面上のレジスト21内で感光
部分の表面が凹凸状になるように感光させる。これを現
像し感光部分を除去することにより、レジスト12表面
上にレジスト21が凹凸状となるよう残留させる。
【0012】ここで開口13、22部分の拡大図を図1
(b’)に示す。図示するようにレジスト21を露光し
除去するためのEBドーズ量は、開口22を形成する領
域の両端における幅0.1μmの領域23において2n
c/cm、この左右の領域23に隣接する幅0.1μm
の領域24において1nc/cm、この左右の領域24
の間の開口13を含む幅0.3μmの領域25において
1nc/cmで、それぞれ照射する。ここで、レジスト
12と21の露光に対する感度が異なっているために、
開口13に進入しているレジスト21を除去することが
でき、半導体基板11表面を露出させることができる。
上記のようにEBドーズ量を各領域ごとに変化させ、露
光及び現像を行うことにより、幅0.7μmの開口22
が形成され、さらに開口13の両端には高さ0.4μ
m、幅0.1μm程度のレジスト21が残留し、レジス
ト12表面上に、レジスト21によって凹凸形状が形成
される。
【0013】続いて図1(c)に示すように、凹凸形状
のレジスト12、21表面上からゲート金属として、膜
厚300オングストロームのTi膜31と、このTi膜
31の表面上に、膜厚300オングストロームのPt膜
32を蒸着法により積層に堆積させる。次に、Pt膜3
2の金属膜表面上にAu膜33を蒸着法により堆積し、
開口13、22の内部に埋め込む。Au膜はレジスト1
2、21の凹凸形状に対応して、その表面は凹凸形状に
形成される。
【0014】続いて図1(d)に示すように、有機溶剤
によってレジスト12、21等を除去し、余分なAu膜
をリフトオフしゲート電極41を形成する。上記に示す
製造方法により形成されるゲート電極は、レジスト12
によって形作られる部分を第一電極部、レジスト21に
よって形作られる部分を第二電極部とすれば、第二電極
部の半導体基板表面に対面する表面は、レジスト12上
に残留するレジスト21の凹凸の形状に対応して、表面
に凹凸がある形状に形成される。よって表面積は、従来
の製造方法により形成されたものよりも大きく形成さ
れ、従来の製造方法により形成された電極と比較し表皮
効果の影響を少なく対応することができるため、より高
い周波数の電圧に対応することができる。
【0015】尚、上記の実施例ではレジスト12に開口
13を形成した後に、レジスト21を形成しているが、
レジストを一層で形成した後に、EBドーズ量を変化さ
せることにより開口を形成することもできる。
【0016】この場合、レジストには上記実施例で示し
たPMMAポジ型レジストを用い、EB描画におけるド
ーズ量を変化させることにより、半導体基板の一部を露
出させ、レジスト表面を凹凸状に露光し、これに応じて
レジストを除去し開口を形成する。この製造方法によれ
ば、レジストを除去するために行う工程数を削減するこ
とができより有効であるが、レジストを一層で形成する
ため反射防止膜等を形成することができず、例えば半導
体基板を露出させる部分の露光にはEB描画の高い精度
が要求される。
【0017】また上記の実施例では特定な材料や条件に
おける例を示したが、これに限定されるものではなく、
例えば半導体基板11はGaAs半導体基板に限られ
ず、シリコン半導体基板や他の化合物半導体基板によっ
ても、実施することが可能である。またフレームとして
形成するレジストについても、上記実施例に示したもの
に限定されることはなく、種々のエッチング材によって
実施することが可能であり、その材料に対応したEBド
ーズ量を選択することにより、上記同様の断面に凹凸形
状がある電極を形成することが可能である。さらに電極
の形状に関しても、上記実施例に限定されることはなく
EBドーズ量を変化させ露光、現像することにより、表
面積が大きい電極を形成することができる。
【0018】
【発明の効果】本発明により半導体基板上に形成される
ゲート電極の強度を、従来と同程度に保ったままで、表
面積を大きく形成することができる。このため表皮効果
の影響を低減することができるために、従来のゲート電
極と比較し、より高い周波数の電圧についても対応する
ことが可能な電極を形成することが可能となる。
【図面の簡単な説明】
【図1】本発明における実施例の製造工程を説明する断
面図。
【図2】従来の製造工程を説明する断面図。
【符号の説明】
11、101 半導体基板 12 PMMAポジ型レジスト 13、22、103、113 開口 14、111 OCD膜 21 ノボラック系ポジ型のレジスト 23 レジスト21の領域 24 レジスト21の領域 25 レジスト21の領域 31 Ti膜 32 Pt膜 33 Au膜 41、121 ゲート電極 102 第一レジスト 112 第二レジスト
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/027

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板表面上に第一レジストを形成
    する工程と、 前記半導体基板の第一領域上の前記第一レジストを除去
    し前記半導体基板表面の一部を露出させる工程と、 前記第一レジスト上と前記露出された第一領域上に第二
    レジストを形成する工程と、 前記第一領域上を含む前記半導体基板の第二領域上の前
    記第二レジストを位置に応じて露光強度を変化させて露
    光する工程と、 前記露光強度に応じて露光された前記第二領域上の前記
    第二レジストを除去し前記半導体基板を露出させる工程
    と、 前記第二領域上に所定の導電体を形成する工程とを具備
    することを特徴とする半導体装置の製造方法。
  2. 【請求項2】 請求項1記載の半導体装置の製造方法に
    おいて、 前記第二領域上の前記第二レジストを露光する工程は、
    荷電粒子線によって行われることを特徴とする半導体装
    置の製造方法。
  3. 【請求項3】 請求項1または2記載の半導体装置の製
    造方法において、 前記第二領域上の前記第二レジストを除去する工程にお
    いて、少なくても前記第二レジストの一部が前記第一レ
    ジスト上に残留することを特徴とする半導体装置の製造
    方法。
  4. 【請求項4】 請求項3記載の半導体装置の製造方法に
    おいて、 前記第一レジスト上に残留した前記第二レジストは表面
    が凹凸状に形成されることを特徴とする半導体装置の製
    造方法。
  5. 【請求項5】 半導体基板表面上にレジストを形成する
    工程と、 前記レジストの所定領域を露光強度を変化させ感光させ
    る工程と、 前記露光強度に応じて前記所定領域のレジストを除去す
    る工程と、 前記所定領域に導電体を埋め込み電極を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  6. 【請求項6】 請求項5記載の半導体装置の製造方法に
    おいて、 前記レジストはEB(Electron Beam )露光用のPMM
    A(Polymethyl Methacrylate )ポジ型レジストである
    ことを特徴とする半導体装置の製造方法。
  7. 【請求項7】 半導体基板と、この半導体基板に接続さ
    れた第一電極部と、この第一電極部と一体に形成され前
    記第一電極部より大きい断面積を有し前記第一電極部と
    ともに電極を構成する第二電極部とを有する半導体装置
    において、 前記半導体基板と対面する前記第二電極部表面は凹部ま
    たは凸部を有することを特徴とする半導体装置。
JP12086694A 1994-06-02 1994-06-02 半導体装置とその製造方法 Pending JPH07326633A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016521457A (ja) * 2013-04-18 2016-07-21 フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング 改善された導電率を有する高周波数導電体

Cited By (1)

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JP2016521457A (ja) * 2013-04-18 2016-07-21 フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング 改善された導電率を有する高周波数導電体

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