JPH02138751A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02138751A JPH02138751A JP2601289A JP2601289A JPH02138751A JP H02138751 A JPH02138751 A JP H02138751A JP 2601289 A JP2601289 A JP 2601289A JP 2601289 A JP2601289 A JP 2601289A JP H02138751 A JPH02138751 A JP H02138751A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、リセス構造を有する半導体装置の金属パタ
ーンの形成方法に係り、その信頼性８歩留り、および性
能の向上をはかった半導体装置の製造方法に関するもの
である。
ーンの形成方法に係り、その信頼性８歩留り、および性
能の向上をはかった半導体装置の製造方法に関するもの
である。
第３図（ａ）〜（ｄ）は従来の半導体装置の製造方法を
示す工程断面図である。この図において、１は半導体基
板、２はこの半導体基板１にイオン注入法等により形成
され活性化された動作層、３はゲート電極形成時のマス
クとなるレジスドパターン、４はリセス溝、５はゲート
電極、５′はゲート金属である。
示す工程断面図である。この図において、１は半導体基
板、２はこの半導体基板１にイオン注入法等により形成
され活性化された動作層、３はゲート電極形成時のマス
クとなるレジスドパターン、４はリセス溝、５はゲート
電極、５′はゲート金属である。
次に製造工程について説明する。
ＧａＡｓ基板等の半導体基板１にＳｉ等のイオン注入を
施すことにより動作層２を形成した後、半導体基板１上
にマスク合せ露光法等により所望の領域が開口するよう
にパターンニングしてレジストパターン３を形成する（
第３図（ａ））。次に、レジストパターン３をマスクに
して動作層２をエツチングし、第３図（ｂ）に示すよう
なリセス溝４を形成する。次に、Ｔｉ−Ａｕの積層金属
等のゲート金属５′を全面に蒸着する（第３図（Ｃ））
。次に、リフトオフ法により不要のゲート金属５′をレ
ジストパターン３とともに除去し、第３図（ｄ）に示す
ようなゲート電極５を形成する。
施すことにより動作層２を形成した後、半導体基板１上
にマスク合せ露光法等により所望の領域が開口するよう
にパターンニングしてレジストパターン３を形成する（
第３図（ａ））。次に、レジストパターン３をマスクに
して動作層２をエツチングし、第３図（ｂ）に示すよう
なリセス溝４を形成する。次に、Ｔｉ−Ａｕの積層金属
等のゲート金属５′を全面に蒸着する（第３図（Ｃ））
。次に、リフトオフ法により不要のゲート金属５′をレ
ジストパターン３とともに除去し、第３図（ｄ）に示す
ようなゲート電極５を形成する。
第４図（ａ）〜（ｄ）は従来の半導体装置の製造方法に
おける多層金属パターンの形成方法を示す工程断面図で
あり、図において、１１は半導体基板、１２はこの半導
体基板１１上に形成された金属パターン形成時のマスク
となるレジストパターン、１３は前記半導体基板１１に
形成されたリセス溝、１４は多層金属パターンの最下層
となる第１層金属膜、１５はこの第１層金属膜１４上に
形成された第２層金属膜、１６は前記第２層金属膜１５
上に形成された最上層となる第３層金属膜である。
おける多層金属パターンの形成方法を示す工程断面図で
あり、図において、１１は半導体基板、１２はこの半導
体基板１１上に形成された金属パターン形成時のマスク
となるレジストパターン、１３は前記半導体基板１１に
形成されたリセス溝、１４は多層金属パターンの最下層
となる第１層金属膜、１５はこの第１層金属膜１４上に
形成された第２層金属膜、１６は前記第２層金属膜１５
上に形成された最上層となる第３層金属膜である。
次に製造工程について説明する。
第４図（ａ）に示すように、半導体基板１１上に所望の
領域が開口したレジストパターン１２を通常の写真製版
法により形成する。次いて、第４図（ｂ）に示すように
レジドパターン１２をマスクにして半導体基板１１をエ
ツチングし、リセス）苦１３を形成する。次に第１層金
属膜１４．第２層金属膜１５．および金属膜１６を連続
的に蒸着し、第４図（Ｃ）のようなパターンを形成する
。
領域が開口したレジストパターン１２を通常の写真製版
法により形成する。次いて、第４図（ｂ）に示すように
レジドパターン１２をマスクにして半導体基板１１をエ
ツチングし、リセス）苦１３を形成する。次に第１層金
属膜１４．第２層金属膜１５．および金属膜１６を連続
的に蒸着し、第４図（Ｃ）のようなパターンを形成する
。
次にリセスオフ法を用い、レジストパターン１２を除去
することで、このレジストパターン１２に堆積された多
層金属膜を除去し、第４図（ｄ）のような多層金属パタ
ーンを形成する。
することで、このレジストパターン１２に堆積された多
層金属膜を除去し、第４図（ｄ）のような多層金属パタ
ーンを形成する。
従来の半導体装置の製造方法は、第３図の従来例のよう
にレジストパターン３の開口幅よりリセス溝４のリセス
幅の方が大きくエツチングされるため、ゲート金属５′
の蒸着時に開口部と被蒸着面（エツチングにより掘られ
た面）との間に距離が存在し、蒸着方向が半導体基板１
に対し垂直方向にならない限りレジストパターン３の開
口寸法通りにはゲート電極５が形成できず、また、Ｔｉ
、Ａｕ等を順次蒸着した場合、Ａｕ等の上層に形成され
なければならない金属が下層のＴｉ等の表面をったいエ
ツチング面に接続してしまい信頼性が低下する。さらに
、リフトオフ法を用いているため、ケバ等の発生が避け
られず歩留りが低下する等の問題点があった。
にレジストパターン３の開口幅よりリセス溝４のリセス
幅の方が大きくエツチングされるため、ゲート金属５′
の蒸着時に開口部と被蒸着面（エツチングにより掘られ
た面）との間に距離が存在し、蒸着方向が半導体基板１
に対し垂直方向にならない限りレジストパターン３の開
口寸法通りにはゲート電極５が形成できず、また、Ｔｉ
、Ａｕ等を順次蒸着した場合、Ａｕ等の上層に形成され
なければならない金属が下層のＴｉ等の表面をったいエ
ツチング面に接続してしまい信頼性が低下する。さらに
、リフトオフ法を用いているため、ケバ等の発生が避け
られず歩留りが低下する等の問題点があった。
また、第４図の従来例のように、多層金属パターンを形
成する方法は、上層金属の蒸着時、下層金属の側面を伝
い、半導体基板１１と接触してしまうので、上層金属と
半導体基板１が反応してしまい、特性が劣化するという
問題点があった。
成する方法は、上層金属の蒸着時、下層金属の側面を伝
い、半導体基板１１と接触してしまうので、上層金属と
半導体基板１が反応してしまい、特性が劣化するという
問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、ゲート電極をレジスト開口寸法どうりに形
成でき、積層金属でも順次下層より形成できるとともに
ケバ等も抑制でき、さらにケート電極の電気抵抗を低減
できる半導体装置の製造方法を得ることを目的とする。
れたもので、ゲート電極をレジスト開口寸法どうりに形
成でき、積層金属でも順次下層より形成できるとともに
ケバ等も抑制でき、さらにケート電極の電気抵抗を低減
できる半導体装置の製造方法を得ることを目的とする。
この発明に係る請求項 （１）に記載の半導体装置の製
造方法は、マスクパターンを用いてエツチングして形成
されるリセス溝内の前記マスクパターンの開口部下部の
サイドエツチング部分に、レジストまたは絶縁膜を充填
し、その後、ゲート電極を形成するものである。
造方法は、マスクパターンを用いてエツチングして形成
されるリセス溝内の前記マスクパターンの開口部下部の
サイドエツチング部分に、レジストまたは絶縁膜を充填
し、その後、ゲート電極を形成するものである。
また、この発明に係る請求項 （２）に記載の多層金属
パターンを形成する半導体装置の製造方法は、半導体基
板上に所望の領域が開口したレジストパターンを形成す
る工程、レジストパターンをマスクにして形成されたリ
セス溝内に、半導体基板と反応しない第１層金属膜、お
よびこの第１層金属膜上に第２層金属膜の少なくとも２
層の金属膜を形成する工程、全面にレジストを塗布した
後、レジストパターン上に形成された第１層および第２
層金属膜をマスクにして加工を施しレジストパターン上
の金属膜とレジスト開口部に形成された第１層、第２層
の金属膜との間隔をレジストで充填する工程を含み、こ
れらの工程の後、上層の金属膜を形成するものである。
パターンを形成する半導体装置の製造方法は、半導体基
板上に所望の領域が開口したレジストパターンを形成す
る工程、レジストパターンをマスクにして形成されたリ
セス溝内に、半導体基板と反応しない第１層金属膜、お
よびこの第１層金属膜上に第２層金属膜の少なくとも２
層の金属膜を形成する工程、全面にレジストを塗布した
後、レジストパターン上に形成された第１層および第２
層金属膜をマスクにして加工を施しレジストパターン上
の金属膜とレジスト開口部に形成された第１層、第２層
の金属膜との間隔をレジストで充填する工程を含み、こ
れらの工程の後、上層の金属膜を形成するものである。
この発明における請求項（１）に記載の半導体装置の製
造方法は、マスクパターンの開口部幅とリセス溝幅とを
等しくしてゲート電極を形成することから、積層金属蒸
着時には下層より順次層状に蒸着でき、蒸着金属が段差
部分で切れることもないのでドライエツチング法を用い
ることが可能となり、また、これによりゲート電極上部
が基板接触部分より大きく形成できる。
造方法は、マスクパターンの開口部幅とリセス溝幅とを
等しくしてゲート電極を形成することから、積層金属蒸
着時には下層より順次層状に蒸着でき、蒸着金属が段差
部分で切れることもないのでドライエツチング法を用い
ることが可能となり、また、これによりゲート電極上部
が基板接触部分より大きく形成できる。
また、この発明における請求項 （２）に記載の多層金
属パターンを形成する半導体装置の製造方法は、上層金
属形成時に下層金属の側面を伝い、下地基板である半導
体基板に接触することが防止され、半導体基板と上層金
属の反応が抑えられる。
属パターンを形成する半導体装置の製造方法は、上層金
属形成時に下層金属の側面を伝い、下地基板である半導
体基板に接触することが防止され、半導体基板と上層金
属の反応が抑えられる。
〔実施例］
以下、この発明の実施例を図面について説明する。
第１図（ａ）〜（ｇ）はこの発明の半導体装置の製造方
法の一実施例を示す工程断面図で、第３図と同一符号は
同一部分を示し、６はサイドエツチング部分に充填する
２５０ｎｍ以下の光に感度を持つＤｐｅｐＵＶ用レジス
ト（例えばＰ Ｍ Ｍ Ａ等）、７はゲート電極加工時
のマスクとなるレジストパターンである。
法の一実施例を示す工程断面図で、第３図と同一符号は
同一部分を示し、６はサイドエツチング部分に充填する
２５０ｎｍ以下の光に感度を持つＤｐｅｐＵＶ用レジス
ト（例えばＰ Ｍ Ｍ Ａ等）、７はゲート電極加工時
のマスクとなるレジストパターンである。
次に製造工程について説明する。
第１図（ａ）に示すように、動作層２が形成された半導
体基板１に所望の部分か開口したマスクパターン、例え
ばレジストパターン３を形成する。このとき用いるレジ
ストは、通常の光露光に用いられるものであり、２５０
ｎｍ以下の波長の光の吸収率がほとんど１００％のもの
である。次に、動作層２を所望の電流値が得られるよう
にエツチングしてリセス溝４を形成し、第１図（ｂ）の
ようなパターンを得る。次に、第１図（Ｃ）に示すよう
に、ＰＭＭＡ等の２５０ｎｍ以下の波長の光で感光する
ＤｅｅｐＵＶ用レジスト６を全面に塗布する。次に、２
５０ｎｍ以下の波長の光で全面を露光する。この時、レ
ジストパターン３により光が吸収されるため、リセス溝
４内のレジストパターン３の下部のＤｅｅｐＵＶ用レジ
スト６は感光しない。その後、クロルベンゼンやイソプ
ロピルアルコールとメチルイソブチルケトンの混合液等
で現像することにより、第１図（ｄ）に示すように、レ
ジストパターン３の下部のリセス溝４内にＤｅｅｐＵＶ
用レジスト６′が残ったパターンを得る。次に、第１図
（ｅ）に示すように、Ｔｉ、Ａｕ等のゲート金属５′を
スパッタ蒸着する。次に、通常の写真製版法により所望
の部分のみレジストパターン７を形成する（第１図（ｆ
））。次いで、イオンミリング法等によりレジストパタ
ーン７をマスクにケート金属５ を加工後、不要なレジ
ストを除去し、第１図（ｇ）のようなゲート電極５を形
成する。
体基板１に所望の部分か開口したマスクパターン、例え
ばレジストパターン３を形成する。このとき用いるレジ
ストは、通常の光露光に用いられるものであり、２５０
ｎｍ以下の波長の光の吸収率がほとんど１００％のもの
である。次に、動作層２を所望の電流値が得られるよう
にエツチングしてリセス溝４を形成し、第１図（ｂ）の
ようなパターンを得る。次に、第１図（Ｃ）に示すよう
に、ＰＭＭＡ等の２５０ｎｍ以下の波長の光で感光する
ＤｅｅｐＵＶ用レジスト６を全面に塗布する。次に、２
５０ｎｍ以下の波長の光で全面を露光する。この時、レ
ジストパターン３により光が吸収されるため、リセス溝
４内のレジストパターン３の下部のＤｅｅｐＵＶ用レジ
スト６は感光しない。その後、クロルベンゼンやイソプ
ロピルアルコールとメチルイソブチルケトンの混合液等
で現像することにより、第１図（ｄ）に示すように、レ
ジストパターン３の下部のリセス溝４内にＤｅｅｐＵＶ
用レジスト６′が残ったパターンを得る。次に、第１図
（ｅ）に示すように、Ｔｉ、Ａｕ等のゲート金属５′を
スパッタ蒸着する。次に、通常の写真製版法により所望
の部分のみレジストパターン７を形成する（第１図（ｆ
））。次いで、イオンミリング法等によりレジストパタ
ーン７をマスクにケート金属５ を加工後、不要なレジ
ストを除去し、第１図（ｇ）のようなゲート電極５を形
成する。
なお、上記実施例では、リセスエッチング時のマスクと
してフォトレジストを用いたが、金属や絶縁膜等の薄膜
を所望の寸法部分開口させたマスクパターンを用いても
よい。また、サイドエツチング部分に充填する材料とし
てＤｅｅｐＵＶ用レジストを用いたが、ＳＯＧ等の塗布
絶縁膜を塗布し、ＲＩＥ法等の異方性エツチングを施し
てサイドエツチング部分に充填させてもよい。
してフォトレジストを用いたが、金属や絶縁膜等の薄膜
を所望の寸法部分開口させたマスクパターンを用いても
よい。また、サイドエツチング部分に充填する材料とし
てＤｅｅｐＵＶ用レジストを用いたが、ＳＯＧ等の塗布
絶縁膜を塗布し、ＲＩＥ法等の異方性エツチングを施し
てサイドエツチング部分に充填させてもよい。
第２図（ａ）〜（ｇ）はこの発明の他の実施例を示す工
程断面図で、第４図と同一符号は同じものを示し、１７
は最上層の金属層を形成する際マスクとなるレジストで
ある。
程断面図で、第４図と同一符号は同じものを示し、１７
は最上層の金属層を形成する際マスクとなるレジストで
ある。
まず、第２図（ａ）に示すように、半導体基板１１上に
所望の領域が開口したレジストパターン１２を写真製版
法により形成する。次いで第２図（ｂ）に示すように、
レジストパターン１２をマスクにして半導体装置１１を
エツチングし、リセス溝１３を形成する。次に第２図（
Ｃ）に示すように、半導体基板１１と接触しても差し支
えない第１層金属膜１４．この第１層金属膜上に第２層
金属膜１５を連続して蒸着する。次に第２図（ｄ）に示
すように、レジスト１７を全面に塗布した後、０２ＲＩ
Ｅ法や全面露光、現像によりレジストパターン１２上に
形成された第１層金属膜１４および第２層金属膜１５を
マスクにしてレジスト１７を加工し、第２図（ｅ）のよ
うなパターンを形成する。次に第２図（ｆ）に示すよう
に、最上層となる第３層金属膜１６を蒸着した後、リフ
トオフ法によりレジストパターン１２およびリセス溝１
３内のレジスト１７を除去し第２図（ｇ）に示すような
多層金属パターンを形成する。
所望の領域が開口したレジストパターン１２を写真製版
法により形成する。次いで第２図（ｂ）に示すように、
レジストパターン１２をマスクにして半導体装置１１を
エツチングし、リセス溝１３を形成する。次に第２図（
Ｃ）に示すように、半導体基板１１と接触しても差し支
えない第１層金属膜１４．この第１層金属膜上に第２層
金属膜１５を連続して蒸着する。次に第２図（ｄ）に示
すように、レジスト１７を全面に塗布した後、０２ＲＩ
Ｅ法や全面露光、現像によりレジストパターン１２上に
形成された第１層金属膜１４および第２層金属膜１５を
マスクにしてレジスト１７を加工し、第２図（ｅ）のよ
うなパターンを形成する。次に第２図（ｆ）に示すよう
に、最上層となる第３層金属膜１６を蒸着した後、リフ
トオフ法によりレジストパターン１２およびリセス溝１
３内のレジスト１７を除去し第２図（ｇ）に示すような
多層金属パターンを形成する。
なお、上記実施例では第３層金属膜１６の蒸着後、リフ
トオフ法により加工する方法を示したが、第１層金属Ｉ
ｌ’４１６を蒸着後、もう−度写真製版を行いイオンミ
リング法、ＲＩＥ法等により加工してもよい。
トオフ法により加工する方法を示したが、第１層金属Ｉ
ｌ’４１６を蒸着後、もう−度写真製版を行いイオンミ
リング法、ＲＩＥ法等により加工してもよい。
以上説明したようにこの発明の請求項 （１）に記載の
発明は、マスクパターンを用いてエツチングして形成さ
れるリセス溝内の前記マスクパターンの開口部下部のサ
イドエツチング部分に、レジストまたは絶縁膜を充填し
、その後、ゲート電極を形成するようにしたので、ゲー
ト電極と半導体基板との接触寸法をマスクパターンの開
口部と等しくでき、積層金属等を形成する場合でも下層
から順次規則正しい層状に形成することができ、また、
金属のカバレッジが良好なためドライエツチング法が用
いられ、ケバ等の発生か抑えられる。
発明は、マスクパターンを用いてエツチングして形成さ
れるリセス溝内の前記マスクパターンの開口部下部のサ
イドエツチング部分に、レジストまたは絶縁膜を充填し
、その後、ゲート電極を形成するようにしたので、ゲー
ト電極と半導体基板との接触寸法をマスクパターンの開
口部と等しくでき、積層金属等を形成する場合でも下層
から順次規則正しい層状に形成することができ、また、
金属のカバレッジが良好なためドライエツチング法が用
いられ、ケバ等の発生か抑えられる。
さらに、ゲート電極上部の寸法を大きくすることが可能
となり、ゲート抵抗の低減もはかれる等の効果を有する
。
となり、ゲート抵抗の低減もはかれる等の効果を有する
。
また、請求項 （２）に記載の発明は、レジストパター
ン上の金属膜とレジスト開口部に形成された第１層、第
２層の金属膜との間隔をレジストで充填して、多層金属
パターンが順次下層より層状に形成できるようにしたの
で、上層金属と下地基板と接触することのない信頼性の
高い多層金属パターンが形成できる効果がある。
ン上の金属膜とレジスト開口部に形成された第１層、第
２層の金属膜との間隔をレジストで充填して、多層金属
パターンが順次下層より層状に形成できるようにしたの
で、上層金属と下地基板と接触することのない信頼性の
高い多層金属パターンが形成できる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図はこの発明の他の実施例に
よる多層金属パターンの形成方法を示す工程断面図、第
３図は従来の半導体装置の製造方法を示す工程断面図、
第４図は従来の多層金属パターンの形成方法を示す工程
断面図である。 図において、１は半導体基板、２は動作層、３はレジス
トパターン、４はリセス溝、５はゲート電極、５′はゲ
ート金属、６はＤｅｅｐＵＶ用レジスト、７はレジスト
パターン、１１は半導体基板、１２はレジストパターン
、１３はリセス溝、１４は第１層金属膜、１５は第２層
金属膜、１６は第３層金属膜、１７はレジストである。 なお、各図中の同一符号は同一または相当部分を示す。 第１ 図その１ 代理人 大 岩 増 雄 （外２名）第 図その 第 図 く の °フ ］６ ！ｌ’１３屑奮属朕 第 図 で の 第 図
法を示す工程断面図、第２図はこの発明の他の実施例に
よる多層金属パターンの形成方法を示す工程断面図、第
３図は従来の半導体装置の製造方法を示す工程断面図、
第４図は従来の多層金属パターンの形成方法を示す工程
断面図である。 図において、１は半導体基板、２は動作層、３はレジス
トパターン、４はリセス溝、５はゲート電極、５′はゲ
ート金属、６はＤｅｅｐＵＶ用レジスト、７はレジスト
パターン、１１は半導体基板、１２はレジストパターン
、１３はリセス溝、１４は第１層金属膜、１５は第２層
金属膜、１６は第３層金属膜、１７はレジストである。 なお、各図中の同一符号は同一または相当部分を示す。 第１ 図その１ 代理人 大 岩 増 雄 （外２名）第 図その 第 図 く の °フ ］６ ！ｌ’１３屑奮属朕 第 図 で の 第 図
Claims (2)
- （１）半導体基板上に形成された動作層をマスクパター
ンを用いてエッチングしリセス溝を形成する工程、全面
にレジストまたは絶縁膜を形成した後、前記レジストに
対しては全面を露光後現像し、前記絶縁膜に対しては異
方性エッチングを施して前記リセス溝内の前記マスクパ
ターン下部のサイドエッチング部分に前記レジストまた
は絶縁膜を充填する工程、全面にゲート金属を蒸着し、
このゲート金属を所要形状に加工してゲート電極を形成
した後、不要部分を除去する工程を含むことを特徴とす
る半導体装置の製造方法。 - （２）半導体基板上に所望の領域が開口したレジストパ
ターンを形成する工程、前記レジストパターンをマスク
にして形成されたリセス溝内に、前記半導体基板と反応
しない第１層金属膜、およびこの第１層金属膜上に第２
層金属膜の少なくとも２層の金属膜を形成する工程、全
面にレジストを塗布した後、前記レジストパターン上に
形成された前記第１層および第２層金属膜をマスクにし
て加工を施し前記レジストパターン上の金属膜とレジス
ト開口部に形成された第１層、第２層の金属膜との間隔
を前記レジストで充填する工程を含み、これらの工程の
後、さらに上層の金属膜を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2601289A JPH02138751A (ja) | 1988-08-18 | 1989-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-205573 | 1988-08-18 | ||
| JP20557388 | 1988-08-18 | ||
| JP2601289A JPH02138751A (ja) | 1988-08-18 | 1989-02-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02138751A true JPH02138751A (ja) | 1990-05-28 |
Family
ID=26363733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2601289A Pending JPH02138751A (ja) | 1988-08-18 | 1989-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02138751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272095A (en) * | 1992-03-18 | 1993-12-21 | Research Triangle Institute | Method of manufacturing heterojunction transistors with self-aligned metal contacts |
| CN114206018A (zh) * | 2021-12-27 | 2022-03-18 | 百强电子（深圳）有限公司 | 一种高效厚铜板阻焊印制方法 |
-
1989
- 1989-02-02 JP JP2601289A patent/JPH02138751A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272095A (en) * | 1992-03-18 | 1993-12-21 | Research Triangle Institute | Method of manufacturing heterojunction transistors with self-aligned metal contacts |
| CN114206018A (zh) * | 2021-12-27 | 2022-03-18 | 百强电子（深圳）有限公司 | 一种高效厚铜板阻焊印制方法 |
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