JP2550608B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2550608B2 JP2550608B2 JP62248446A JP24844687A JP2550608B2 JP 2550608 B2 JP2550608 B2 JP 2550608B2 JP 62248446 A JP62248446 A JP 62248446A JP 24844687 A JP24844687 A JP 24844687A JP 2550608 B2 JP2550608 B2 JP 2550608B2
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- gate
- layer
- pattern
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置、特に電界効果トランジスタ
のうち、ゲートにショットキバリアゲートを用いたショ
ットキバリアゲート型電界効果トランジスタの製造方法
に関するものである。
のうち、ゲートにショットキバリアゲートを用いたショ
ットキバリアゲート型電界効果トランジスタの製造方法
に関するものである。
電界効果トランジスタで、ゲートにショットキバリア
を用いた、いわゆるショットキバリアゲート型電界効果
トランジスタ（以下、単にSBFETという）は、例えばGaA
s基板上に長さ１μｍ程度のゲート電極を形成した場
合、マイクロ波帯域での動作が可能であり、超高周波帯
用SBFETとして注目されている。このSBFETの構造は比較
的簡単で、半絶縁性GaAs基板上にｎ型のGaAsエピタキシ
ャル層（以下単にエピタキシャル層という）を成長させ
て、このエピタキシャル層上に、オーム性接触のソース
およびドレイン電極を形成し、このソースおよびドレイ
ン電極の間にショットキバリア型のゲート電極を設けた
構造である。
を用いた、いわゆるショットキバリアゲート型電界効果
トランジスタ（以下、単にSBFETという）は、例えばGaA
s基板上に長さ１μｍ程度のゲート電極を形成した場
合、マイクロ波帯域での動作が可能であり、超高周波帯
用SBFETとして注目されている。このSBFETの構造は比較
的簡単で、半絶縁性GaAs基板上にｎ型のGaAsエピタキシ
ャル層（以下単にエピタキシャル層という）を成長させ
て、このエピタキシャル層上に、オーム性接触のソース
およびドレイン電極を形成し、このソースおよびドレイ
ン電極の間にショットキバリア型のゲート電極を設けた
構造である。
第５図（ａ）〜（ｆ）は上記従来のSBFETの製造工程
の主要段階における状態を示す断面図で、まず、第５図
（ａ）に示すように、半絶縁性GaAs基板（以下、単に基
板という）１上にｎ型のGaAsエピタキシャル層２を所定
の厚さに成長させ、その上に第５図（ｂ）に示すように
通常の写真製版技術を用いてフォトレジスト10でソース
およびドレイン電極形成用のレジストパターンを形成
し、このレジストパターンをマスクにして上面全体に電
極金属を蒸着した後、周知のリフトオフ法を用いて第５
図（ｃ）に示すように、ソース電極４とドレンイン電極
５を形成する。
の主要段階における状態を示す断面図で、まず、第５図
（ａ）に示すように、半絶縁性GaAs基板（以下、単に基
板という）１上にｎ型のGaAsエピタキシャル層２を所定
の厚さに成長させ、その上に第５図（ｂ）に示すように
通常の写真製版技術を用いてフォトレジスト10でソース
およびドレイン電極形成用のレジストパターンを形成
し、このレジストパターンをマスクにして上面全体に電
極金属を蒸着した後、周知のリフトオフ法を用いて第５
図（ｃ）に示すように、ソース電極４とドレンイン電極
５を形成する。
次に、第５図（ｄ）に示すように、フォトレジスト11
によりゲート形成用のレジストパターンを形成し、第５
図（ｅ），（ｆ）に示すように、ゲート部分を堀込みリ
フトオフ法により、リセス構造のゲート電極12を形成
し、SBFETが完成する。
によりゲート形成用のレジストパターンを形成し、第５
図（ｅ），（ｆ）に示すように、ゲート部分を堀込みリ
フトオフ法により、リセス構造のゲート電極12を形成
し、SBFETが完成する。
ここで、超高周波帯で用いるSBFETでは素子自体の低
雑音化が最大の問題であり、雑音指数NF［dB］は、 の関係がある。なお、lgはゲート長、Rgはゲート直列抵
抗（ゲート配線抵抗）、Rsはソース抵抗である。この式
から分るように、雑音指数NFを下げるためには、lg,Rg,
Rsを小さくしなければならない。
雑音化が最大の問題であり、雑音指数NF［dB］は、 の関係がある。なお、lgはゲート長、Rgはゲート直列抵
抗（ゲート配線抵抗）、Rsはソース抵抗である。この式
から分るように、雑音指数NFを下げるためには、lg,Rg,
Rsを小さくしなければならない。
従来の写真製版技術では、lg＝１μｍ以下のゲート電
極を再現性良く形成することは困難である。そのため、
Ｘ線露光や電子ビーム露光等の方法が提案されている
が、現在のところ、技術的に再現性が低いことや設備に
巨額な費用を必要とすること、また、ゲートパターンと
してはlg＝0.4〜0.5μｍのいわゆるサブミクロゲートが
形成されるが、ゲート電極の金属自体が細いためにゲー
ト抵抗Rgが増大し、ゲート長lgが小さいにもかかわら
ず、高周波特性が向上しないという問題点があった。
極を再現性良く形成することは困難である。そのため、
Ｘ線露光や電子ビーム露光等の方法が提案されている
が、現在のところ、技術的に再現性が低いことや設備に
巨額な費用を必要とすること、また、ゲートパターンと
してはlg＝0.4〜0.5μｍのいわゆるサブミクロゲートが
形成されるが、ゲート電極の金属自体が細いためにゲー
ト抵抗Rgが増大し、ゲート長lgが小さいにもかかわら
ず、高周波特性が向上しないという問題点があった。
この欠点をなくすために、第６図に示す方法が考えら
れている。すなわち、第５図（ａ）〜（ｅ）の従来と同
じ方法でゲート形成用のレジストパターンを形成した
後、２種類の異なった金属層12a,12bを蒸着し、第６図
（ａ）に示すように、多層のゲート電極を形成した後、
下層の金属層12bのみをエッチングし、第６図（ｂ）に
示すように、lg0＜lgのゲート電極12を形成する方法で
ある。この方法によると、ゲート長lg0が１μｍ以下の
サブミクロンゲートを、ゲート抵抗Rgを増加させること
なく形成できるが、下層の金属層12bのエッチングのコ
ントロールの再現性が低いことや、エピタキシャル層２
と下層の金属層12bの界面をエッチングするため、ゲー
ト耐圧の劣化や信頼性が低下する等の問題点が生じてい
た。
れている。すなわち、第５図（ａ）〜（ｅ）の従来と同
じ方法でゲート形成用のレジストパターンを形成した
後、２種類の異なった金属層12a,12bを蒸着し、第６図
（ａ）に示すように、多層のゲート電極を形成した後、
下層の金属層12bのみをエッチングし、第６図（ｂ）に
示すように、lg0＜lgのゲート電極12を形成する方法で
ある。この方法によると、ゲート長lg0が１μｍ以下の
サブミクロンゲートを、ゲート抵抗Rgを増加させること
なく形成できるが、下層の金属層12bのエッチングのコ
ントロールの再現性が低いことや、エピタキシャル層２
と下層の金属層12bの界面をエッチングするため、ゲー
ト耐圧の劣化や信頼性が低下する等の問題点が生じてい
た。
この発明は、上記従来の問題点を解決するためになさ
れたもので、特殊な装置や設備を使用することなく、ま
た、ゲート耐圧の劣化や、信頼性を低下させることな
く、ゲート抵抗の小さなサブミクロンゲートを備え、高
周波特性が良く、信頼性の高い半導体装置の製造方法を
提供することを目的としている。
れたもので、特殊な装置や設備を使用することなく、ま
た、ゲート耐圧の劣化や、信頼性を低下させることな
く、ゲート抵抗の小さなサブミクロンゲートを備え、高
周波特性が良く、信頼性の高い半導体装置の製造方法を
提供することを目的としている。
この発明に係る半導体装置の製造方法は、半導体基板
上にエピタキシャル層を形成させたウエハ上に、第１の
フォトレジストにより逆テーパ状、またはオーバハング
状のゲートフォトレジストパターンを形成した後、全面
に金属層を形成し、第１のフォトレジストの軟化点以下
の温度でプラズマーCVD法によりガラス層を形成してゲ
ートフォトレジストパターンを覆う工程，ガラス層の上
に第２のフォトレジストを塗布し、ガラス層の凹凸によ
り生じた第２のフォトレジスト層の厚さの差を利用し、
ドライエッチングにより第２のフォトレジスト層をガラ
ス層が露出するまでエッチングし開口部を設ける工程，
ゲートフォトレジストパターンに対して第２のフォトレ
ジスト層の耐プラズマエッチング性を選択的に向上させ
る工程，第２のフォトレジスト層の開口部よりガラス層
を除去した後、ゲートフォトレジストパターンを除去す
る工程，全面にゲート金属を形成した後、リフトオフ法
により第２のフォトレジストとともに、不要の電極金属
を除去してゲートフォトレジストパターンと同一形状の
ゲート電極を形成する工程を有するものである。
上にエピタキシャル層を形成させたウエハ上に、第１の
フォトレジストにより逆テーパ状、またはオーバハング
状のゲートフォトレジストパターンを形成した後、全面
に金属層を形成し、第１のフォトレジストの軟化点以下
の温度でプラズマーCVD法によりガラス層を形成してゲ
ートフォトレジストパターンを覆う工程，ガラス層の上
に第２のフォトレジストを塗布し、ガラス層の凹凸によ
り生じた第２のフォトレジスト層の厚さの差を利用し、
ドライエッチングにより第２のフォトレジスト層をガラ
ス層が露出するまでエッチングし開口部を設ける工程，
ゲートフォトレジストパターンに対して第２のフォトレ
ジスト層の耐プラズマエッチング性を選択的に向上させ
る工程，第２のフォトレジスト層の開口部よりガラス層
を除去した後、ゲートフォトレジストパターンを除去す
る工程，全面にゲート金属を形成した後、リフトオフ法
により第２のフォトレジストとともに、不要の電極金属
を除去してゲートフォトレジストパターンと同一形状の
ゲート電極を形成する工程を有するものである。
この発明の半導体装置の製造方法においては、ゲート
電極のエッチング等を行う必要がないので、ゲート耐圧
の劣化のないサブミクロンパターンが再現性よく形成さ
れる。
電極のエッチング等を行う必要がないので、ゲート耐圧
の劣化のないサブミクロンパターンが再現性よく形成さ
れる。
第１図はこの発明の半導体装置の製造方法により製造
された半導体装置の要部の断面図である。同図に示すよ
うに、ゲート電極９の形状が上部より下部の幅が小さ
い、いわゆる逆テーパ状（くさび型）に形成されてお
り、lg＝１μｍとした場合、lg0＝0.3μｍのサブミクロ
ンゲートが形成できることを特徴としている。
された半導体装置の要部の断面図である。同図に示すよ
うに、ゲート電極９の形状が上部より下部の幅が小さ
い、いわゆる逆テーパ状（くさび型）に形成されてお
り、lg＝１μｍとした場合、lg0＝0.3μｍのサブミクロ
ンゲートが形成できることを特徴としている。
次に、この発明の製造方法を第２図（ａ）〜（ｉ）を
用いて説明する。
用いて説明する。
まず、第２図（ａ）に示すように、基板１上にエピタ
キシャル層２を成長させたウエハの上にフォトレジスト
（例えば、登録商標ODURレジスト等）を用いて逆テーパ
状のゲート形成用のゲートフォトレジストパターン（以
下、単にレジストパターンという）３を形成する。次
に、ウエハ上全面に電極金属を蒸着し、第２図（ｂ）に
示すように、ソース電極4,ドレイン電極５およびレジス
トパターン３上の金属層６を形成する。次に、第２図
（ｃ）に示すように、ウエハ上面全体に、レジストパタ
ーン３で用いるフォトレジストの軟化点以下の温度で、
例えばプラズマーCVD法によりガラス層７を形成する。
次に、第２図（ｄ）に示すように、レジストパターン３
を形成したフォトレジストと同一、または異なるフォト
レジスト８を塗布する。このとき、第２図（ｄ）のよう
にガラス層７の凹凸によりフォトレジスト８の厚さはＡ
＜Ｂのようにレジストパターン３の上部は薄く形成され
る。
キシャル層２を成長させたウエハの上にフォトレジスト
（例えば、登録商標ODURレジスト等）を用いて逆テーパ
状のゲート形成用のゲートフォトレジストパターン（以
下、単にレジストパターンという）３を形成する。次
に、ウエハ上全面に電極金属を蒸着し、第２図（ｂ）に
示すように、ソース電極4,ドレイン電極５およびレジス
トパターン３上の金属層６を形成する。次に、第２図
（ｃ）に示すように、ウエハ上面全体に、レジストパタ
ーン３で用いるフォトレジストの軟化点以下の温度で、
例えばプラズマーCVD法によりガラス層７を形成する。
次に、第２図（ｄ）に示すように、レジストパターン３
を形成したフォトレジストと同一、または異なるフォト
レジスト８を塗布する。このとき、第２図（ｄ）のよう
にガラス層７の凹凸によりフォトレジスト８の厚さはＡ
＜Ｂのようにレジストパターン３の上部は薄く形成され
る。
次に、フォトレジスト８をレジストパターン３上部の
ガラス層７が露出するまで、第２図（ｅ）に示すよう
に、RIEまたはプラズマエッチング技術を用いて除去す
る。この時、フォトレジスト８の厚さはＡ＜Ｂとなって
いるため、レジストパターン３上部のガラス層７が露出
してもその他の部分は第２図（ｅ）のようにフォトレジ
スト８は残っている。
ガラス層７が露出するまで、第２図（ｅ）に示すよう
に、RIEまたはプラズマエッチング技術を用いて除去す
る。この時、フォトレジスト８の厚さはＡ＜Ｂとなって
いるため、レジストパターン３上部のガラス層７が露出
してもその他の部分は第２図（ｅ）のようにフォトレジ
スト８は残っている。
次に、フォトレジスト８の耐プラズマ性を向上させる
ため、ウエハ全面に遠紫外線（Deep−UV光）を照射し、
いわゆるUVキュアを行う。この時、レジストパターン３
は上部に金属層６があるため光がさえぎられ、UVキュア
は行われない。したがって、耐プラズマ性はレジストパ
ターン３＜フォトレジスト８となる。
ため、ウエハ全面に遠紫外線（Deep−UV光）を照射し、
いわゆるUVキュアを行う。この時、レジストパターン３
は上部に金属層６があるため光がさえぎられ、UVキュア
は行われない。したがって、耐プラズマ性はレジストパ
ターン３＜フォトレジスト８となる。
次に、第２図（ｆ）に示すように、フォトレジスト８
の開口部、すなわち、ガラス層７の露出部からガラス層
７をエッチングする。次に、レジストパターン３上の金
属層６をエッチングした後、第２図（ｇ）に示すよう
に、RIEまたはプラズマエッチングによりレジストパタ
ーン３を除去する。この時、前述のように、レジストパ
ターン３に比べてフォトレジスト８は耐プラズマ性が高
くなっているので、フォトレジスト８はほとんどプラズ
マエッチングされない。そして、第２図（ｈ）に示すよ
うに、エピタキシャル層２をライトエッチングした後、
ゲート金属９を蒸着し、フォトレジスト８を除去するこ
とにより不要部分の蒸着金属をリフトオフし、第２図
（ｉ）に示すように、この発明によるGaAsSBFETが完成
する。
の開口部、すなわち、ガラス層７の露出部からガラス層
７をエッチングする。次に、レジストパターン３上の金
属層６をエッチングした後、第２図（ｇ）に示すよう
に、RIEまたはプラズマエッチングによりレジストパタ
ーン３を除去する。この時、前述のように、レジストパ
ターン３に比べてフォトレジスト８は耐プラズマ性が高
くなっているので、フォトレジスト８はほとんどプラズ
マエッチングされない。そして、第２図（ｈ）に示すよ
うに、エピタキシャル層２をライトエッチングした後、
ゲート金属９を蒸着し、フォトレジスト８を除去するこ
とにより不要部分の蒸着金属をリフトオフし、第２図
（ｉ）に示すように、この発明によるGaAsSBFETが完成
する。
第３図はこの発明の他の実施例により製造された半導
体装置を示すものである。この実施例では、ゲート形成
用のレジストパターン3aをオーバハング状に形成したも
のである。この場合のフォトレジストとしては、例え
ば、ヘキスト社の登録商標AZシリーズや、シップレイ社
の登録帳票MPシリーズ等のポジ型レジストを用い、従来
行われているクロロベンゼン等を用いたソーク処理を行
って形成してもよく、第１図の実施例と同様の効果が得
られる。また、この時のゲート電極の形状は第４図に示
すようになり、第１図と同様にlg＝１μｍとすると、l
g0＜lgのサブミクロンゲートが形成できる。
体装置を示すものである。この実施例では、ゲート形成
用のレジストパターン3aをオーバハング状に形成したも
のである。この場合のフォトレジストとしては、例え
ば、ヘキスト社の登録商標AZシリーズや、シップレイ社
の登録帳票MPシリーズ等のポジ型レジストを用い、従来
行われているクロロベンゼン等を用いたソーク処理を行
って形成してもよく、第１図の実施例と同様の効果が得
られる。また、この時のゲート電極の形状は第４図に示
すようになり、第１図と同様にlg＝１μｍとすると、l
g0＜lgのサブミクロンゲートが形成できる。
ここで、上記実施例に用いたレジストパターン３およ
びフォトレジスト８のフォトレジストの材質およびガラ
ス層７の材質および形成条件，各電極の金属材料,UVキ
ュアの条件，エピタキシャル層２の厚さおよび不純物濃
度等は、GaAsSBFETの性能，必要とされるゲート長lg0の
寸法等により適宜選択すればよく、発明者の実験によれ
ば、レジストパターン３はODUR シリーズ，フォトレジ
スト８はAZ シリーズ，ガラス層７の材質はSi3N4,形成
方法はプラズマーCVD法を用いて室温で行い、lg0＝0.3
μｍのサブミクロンゲートパターンが再現性良く形成で
きた。
びフォトレジスト８のフォトレジストの材質およびガラ
ス層７の材質および形成条件，各電極の金属材料,UVキ
ュアの条件，エピタキシャル層２の厚さおよび不純物濃
度等は、GaAsSBFETの性能，必要とされるゲート長lg0の
寸法等により適宜選択すればよく、発明者の実験によれ
ば、レジストパターン３はODUR シリーズ，フォトレジ
スト８はAZ シリーズ，ガラス層７の材質はSi3N4,形成
方法はプラズマーCVD法を用いて室温で行い、lg0＝0.3
μｍのサブミクロンゲートパターンが再現性良く形成で
きた。
このように、この発明によると、Ｘ線露光や電子ビー
ム露光等の特殊な技術を用いることなくサブミクロンゲ
ートを形成できる他、ゲートの断面形状が、第１図や第
４図のように上方で広くなっているため、ゲート直列抵
抗Rgを低くできるため雑音指数NFを改善することができ
る。
ム露光等の特殊な技術を用いることなくサブミクロンゲ
ートを形成できる他、ゲートの断面形状が、第１図や第
４図のように上方で広くなっているため、ゲート直列抵
抗Rgを低くできるため雑音指数NFを改善することができ
る。
また、第６図に示した従来の２層ゲート金属をエッチ
ングする方法のように、エピタキシャル層２とゲート金
属の界面をエッチングすることがないため、ゲート耐圧
の劣化や、信頼性の低下は生じない。さらに、従来方法
では、ゲート電極の断面形状はゲート形成後でないと判
らなかったが、この発明によると、例えば第２図（ａ）
でレジストパターン３を形成した時点でゲート電極の断
面形状が判るため、万一、ここでレジストパターン３の
形状が悪くlg0の寸法が大きくなった場合、レジストパ
ターン３を除去した後、再度レジストパターン３を形成
すればよいので、最終的な製品の歩留りを向上させるこ
とができる。
ングする方法のように、エピタキシャル層２とゲート金
属の界面をエッチングすることがないため、ゲート耐圧
の劣化や、信頼性の低下は生じない。さらに、従来方法
では、ゲート電極の断面形状はゲート形成後でないと判
らなかったが、この発明によると、例えば第２図（ａ）
でレジストパターン３を形成した時点でゲート電極の断
面形状が判るため、万一、ここでレジストパターン３の
形状が悪くlg0の寸法が大きくなった場合、レジストパ
ターン３を除去した後、再度レジストパターン３を形成
すればよいので、最終的な製品の歩留りを向上させるこ
とができる。
なお、上記実施例ではGaAsSBFETについて説明した
が、その他の半導体装置にも適用できることはいうまで
もない。
が、その他の半導体装置にも適用できることはいうまで
もない。
以上説明したように、この発明にかかる半導体装置の
製造方法は、半導体基板上にエピタキシャル層を形成さ
せたウエハ上に、第１のフォトレジストにより逆テーパ
状、またはオーバハング状のゲートフォトレジストパタ
ーンを形成した後、全面に金属層を形成し、第１のフォ
トレジストの軟化点以下の温度でプラズマーCVD法によ
りガラス層を形成してゲートフォトレジストパターンを
覆う工程，ガラス層の上に第２のフォトレジストを塗布
し、ガラス層の凹凸により生じた第２のフォトレジスト
層の厚さの差を利用し、ドライエッチングにより第２の
フォトレジスト層をガラス層が露出するまでエッチング
し開口部を設ける工程，ゲートフォトレジストパターン
に対して第２のフォトレジスト層の耐プラズマエッチン
グ性を選択的に向上させる工程，第２のフォトレジスト
層の開口部よりガラス層を除去した後、ゲートフォトレ
ジストパターンを除去する工程，全面にゲート金属を形
成した後、リフトオフ法により第２のフォトレジストと
ともに、不要の電極金属を除去してゲートフォトレジス
トパターンと同一形状のゲート電極を形成する工程を有
するようにしたので、特殊な装置や設備を用いることな
く装置でき、また、ゲート電極のエッチングが不要なこ
とからゲート耐圧の劣化がなくなり、再現性良くサブミ
クロンパターンが高精度に形成できる効果がある。
製造方法は、半導体基板上にエピタキシャル層を形成さ
せたウエハ上に、第１のフォトレジストにより逆テーパ
状、またはオーバハング状のゲートフォトレジストパタ
ーンを形成した後、全面に金属層を形成し、第１のフォ
トレジストの軟化点以下の温度でプラズマーCVD法によ
りガラス層を形成してゲートフォトレジストパターンを
覆う工程，ガラス層の上に第２のフォトレジストを塗布
し、ガラス層の凹凸により生じた第２のフォトレジスト
層の厚さの差を利用し、ドライエッチングにより第２の
フォトレジスト層をガラス層が露出するまでエッチング
し開口部を設ける工程，ゲートフォトレジストパターン
に対して第２のフォトレジスト層の耐プラズマエッチン
グ性を選択的に向上させる工程，第２のフォトレジスト
層の開口部よりガラス層を除去した後、ゲートフォトレ
ジストパターンを除去する工程，全面にゲート金属を形
成した後、リフトオフ法により第２のフォトレジストと
ともに、不要の電極金属を除去してゲートフォトレジス
トパターンと同一形状のゲート電極を形成する工程を有
するようにしたので、特殊な装置や設備を用いることな
く装置でき、また、ゲート電極のエッチングが不要なこ
とからゲート耐圧の劣化がなくなり、再現性良くサブミ
クロンパターンが高精度に形成できる効果がある。
第１図はこの発明により製造されたGaAsSBFETの断面
図、第２図（ａ）〜（ｉ）はこの発明の製造方法の一実
施例の主要工程における状態を示す断面図、第３図はこ
の発明により製造された半導体装置の他の例のレジスト
パターンを示す図、第４図は、第３図のレジストパター
ンによりゲート電極を形成したGaAsSBFETを示す断面図
で、第５図は従来のGaAs製造方法を示す断面図、第６図
は他の従来のGaAsFETを示す断面図である。 図において、１はGaAs半絶縁性基板、２はｎ型のGaAsエ
ピタキシャル層、3,3aはゲートフォトレジストパター
ン、４はソース電極、５はドレイン電極、６はゲートフ
ォトレジスト上の金属層、７はガラス層、８はフォトレ
ジスト、９はゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。
図、第２図（ａ）〜（ｉ）はこの発明の製造方法の一実
施例の主要工程における状態を示す断面図、第３図はこ
の発明により製造された半導体装置の他の例のレジスト
パターンを示す図、第４図は、第３図のレジストパター
ンによりゲート電極を形成したGaAsSBFETを示す断面図
で、第５図は従来のGaAs製造方法を示す断面図、第６図
は他の従来のGaAsFETを示す断面図である。 図において、１はGaAs半絶縁性基板、２はｎ型のGaAsエ
ピタキシャル層、3,3aはゲートフォトレジストパター
ン、４はソース電極、５はドレイン電極、６はゲートフ
ォトレジスト上の金属層、７はガラス層、８はフォトレ
ジスト、９はゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体基板上にエピタキシャル層を形成さ
せたウエハ上に、第１のフォトレジストにより逆テーパ
状、またはオーバハング状のゲートフォトレジストパタ
ーンを形成した後、全面に金属層を形成し、前記第１の
フォトレジストの軟化点以下の温度でプラズマーCVD法
によりガラス層を形成して前記ゲートフォトレジストパ
ターンを覆う工程，前記ガラス層の上に第２のフォトレ
ジストを塗布し、前記ガラス層の凹凸により生じた第２
のフォトレジスト層の厚さの差を利用し、ドライエッチ
ングにより前記第２のフォトレジスト層を前記ガラス層
が露出するまでエッチングし開口部を設ける工程，前記
ゲートフォトレジストパターンに対して前記第２のフォ
トレジスト層の耐プラズマエッチング性を選択的に向上
させる工程，前記第２のフォトレジスト層の開口部より
前記ガラス層を除去した後、前記ゲートフォトレジスト
パターンを除去する工程，全面にゲート金属を形成した
後、リフトオフ法により第２のフォトレジスト層ととも
に、不要の電極金属を除去して前記ゲートフォトレジス
トパターンと同一形状のゲート電極を形成する工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248446A JP2550608B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248446A JP2550608B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6490563A JPS6490563A (en) | 1989-04-07 |
| JP2550608B2 true JP2550608B2 (ja) | 1996-11-06 |
Family
ID=17178252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248446A Expired - Lifetime JP2550608B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550608B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855863A (ja) * | 1994-08-15 | 1996-02-27 | Nec Corp | 電界効果型半導体装置の製造方法 |
| JPH09275209A (ja) | 1996-04-04 | 1997-10-21 | Honda Motor Co Ltd | 高電子移動度トランジスタ及びその製造方法 |
-
1987
- 1987-10-01 JP JP62248446A patent/JP2550608B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6490563A (en) | 1989-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0130963B1 (ko) | T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법 | |
| US6153499A (en) | Method of manufacturing semiconductor device | |
| JPH0637118A (ja) | 電界効果トランジスタの製造方法 | |
| JPH06168870A (ja) | 半導体装置の製造方法 | |
| JPH0787195B2 (ja) | ショットキゲート電界効果トランジスタの製造方法 | |
| US5587328A (en) | Method for manufacturing semiconductor device | |
| JP2550608B2 (ja) | 半導体装置の製造方法 | |
| JP3612533B2 (ja) | 半導体装置の製造方法 | |
| JP2894485B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3106379B2 (ja) | 半導体装置の製造方法 | |
| JPH06260509A (ja) | 半導体装置の製造方法 | |
| KR100564746B1 (ko) | 화합물 반도체 소자의 티형 게이트 제조 방법 | |
| JP2714026B2 (ja) | 半導体装置用電極の形成方法 | |
| KR100226861B1 (ko) | 티(t)형 게이트 제조방법 | |
| JPS63287072A (ja) | 半導体装置の製造方法 | |
| JPH02220449A (ja) | 電界効果トランジスタおよびその製造方法 | |
| KR100264532B1 (ko) | 모드 또는 문턱전압이 각기 다른 전계효과 트랜지스터 제조 방법 | |
| JP2004055677A (ja) | 電界効果トランジスタのゲート電極とその作製方法 | |
| US20050282320A1 (en) | Method of manufacturing semiconductor device | |
| JPS6257264B2 (ja) | ||
| KR100232152B1 (ko) | 메스펫트의 제조방법 | |
| JPH07107906B2 (ja) | 半導体装置の製造方法 | |
| JP3298066B2 (ja) | 化合物半導体素子の製造方法 | |
| JPH02177333A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0653246A (ja) | 電界効果トランジスタの製法 |