JPH06260509A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06260509A JPH06260509A JP4164393A JP4164393A JPH06260509A JP H06260509 A JPH06260509 A JP H06260509A JP 4164393 A JP4164393 A JP 4164393A JP 4164393 A JP4164393 A JP 4164393A JP H06260509 A JPH06260509 A JP H06260509A
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Abstract
(57)【要約】
【目的】ＧａＡｓ ＭＥＳＦＥＴのＴ字型ゲート電極の
形成方法を改善する。 【構成】半導体基板上に誘電体薄膜を堆積し、熱処理に
より形状を加工した化学増幅型レジスト開口パターンを
形成し、化学増幅型レジスト開口パターンをマスクとし
て誘電体薄膜をエッチングし、全面に第１の導電体を堆
積し、その上にフォトレジスト開口パターンを形成し、
この内に第２の導電体を形成し、第２の導電体をマスク
として第１の導電体を選択的に除去し、その後、化学増
幅型レジストを除去する。
形成方法を改善する。 【構成】半導体基板上に誘電体薄膜を堆積し、熱処理に
より形状を加工した化学増幅型レジスト開口パターンを
形成し、化学増幅型レジスト開口パターンをマスクとし
て誘電体薄膜をエッチングし、全面に第１の導電体を堆
積し、その上にフォトレジスト開口パターンを形成し、
この内に第２の導電体を形成し、第２の導電体をマスク
として第１の導電体を選択的に除去し、その後、化学増
幅型レジストを除去する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、Ｔ字型のゲート電極を有する電界効果
トランジスタの製造方法に関する。
に係わり、特に、Ｔ字型のゲート電極を有する電界効果
トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来の技術において、ＧａＡｓショット
キ障壁ゲート型電界効果トランジスタ（以下、ＧａＡｓ
ＭＥＳＦＥＴと呼ぶ）のマイクロ波およびミリ波長帯
での増幅素子としての実用化のためのＧａＡｓ ＭＥＳ
ＦＥＴの高周波特性の改善による高性能化の手段とし
て、Ｔ字型ゲート電極を採用し、ゲート抵抗の低減を行
っている。又、Ｔ字型ゲート電極の「ひさし」の張り出
し部を非対称にすることが、ＧａＡｓ ＭＥＳＦＥＴの
高周波特性の改善に有効であることも知られている。
このＴ字型ゲート電極の「ひさし」の張り出し部を非対
称にすることの有効性は、例えば、実開昭６３−１８８
９６４号に述べられているように、ＧａＡｓＭＥＳＦＥ
Ｔの高周波特性の改善には、Ｔ字型ゲート電極の「ひさ
し」の張り出し部によるゲート電極とソース電極間およ
びゲート電極とドレイン電極間の寄生容量が重要であ
り、特に、ドレイン電極側のＴ字型ゲート電極の「ひさ
し」の張り出し部の長さを短縮することによる、ゲート
電極とドレイン電極間の寄生容量Ｃgdの低減が、ＧａＡ
ｓ ＭＥＳＦＥＴの高周波特性の改善に著しい効果を有
する。
キ障壁ゲート型電界効果トランジスタ（以下、ＧａＡｓ
ＭＥＳＦＥＴと呼ぶ）のマイクロ波およびミリ波長帯
での増幅素子としての実用化のためのＧａＡｓ ＭＥＳ
ＦＥＴの高周波特性の改善による高性能化の手段とし
て、Ｔ字型ゲート電極を採用し、ゲート抵抗の低減を行
っている。又、Ｔ字型ゲート電極の「ひさし」の張り出
し部を非対称にすることが、ＧａＡｓ ＭＥＳＦＥＴの
高周波特性の改善に有効であることも知られている。
このＴ字型ゲート電極の「ひさし」の張り出し部を非対
称にすることの有効性は、例えば、実開昭６３−１８８
９６４号に述べられているように、ＧａＡｓＭＥＳＦＥ
Ｔの高周波特性の改善には、Ｔ字型ゲート電極の「ひさ
し」の張り出し部によるゲート電極とソース電極間およ
びゲート電極とドレイン電極間の寄生容量が重要であ
り、特に、ドレイン電極側のＴ字型ゲート電極の「ひさ
し」の張り出し部の長さを短縮することによる、ゲート
電極とドレイン電極間の寄生容量Ｃgdの低減が、ＧａＡ
ｓ ＭＥＳＦＥＴの高周波特性の改善に著しい効果を有
する。
【０００３】このような、ゲート抵抗の低減を目的とし
た、Ｔ字型ゲート電極の製造方法は、例えば、上記実開
昭６３−１８８９６４号に「ひさし」の張り出し部が非
対称であるＴ字型ゲート電極の製造方法が、又、特開平
３−２６３８３４号公報に「曲線状」の形状部分を持つ
Ｔ字型ゲート電極の製造方法が示されている。以下、こ
れらの文献を引用し、そのＴ字型ゲート電極の製造方法
について説明する。
た、Ｔ字型ゲート電極の製造方法は、例えば、上記実開
昭６３−１８８９６４号に「ひさし」の張り出し部が非
対称であるＴ字型ゲート電極の製造方法が、又、特開平
３−２６３８３４号公報に「曲線状」の形状部分を持つ
Ｔ字型ゲート電極の製造方法が示されている。以下、こ
れらの文献を引用し、そのＴ字型ゲート電極の製造方法
について説明する。
【０００４】先ず、実開昭６３−１８８９６４号に示さ
れているＴ字型ゲート電極の形成方法を、各工程におけ
る断面図である図８（ａ）〜（ｄ）を用いて説明する。
れているＴ字型ゲート電極の形成方法を、各工程におけ
る断面図である図８（ａ）〜（ｄ）を用いて説明する。
【０００５】図８（ａ）に示したように、半導体基板１
上のゲート電極の基部１０１となる矩形のゲート電極部
分１０２をＴｉ−Ｐｔにより形成した後、全面にＳｉＯ
2 膜２１を堆積させる。つぎに、図８（ｂ）に示すよう
に、フォトレジスト２２を使用したエッチバック法によ
り、矩形のゲート電極部分１０２の上面を露出させる。
つぎに、フォトレジスト２２を除去した後、例えば、ス
パッタリング法によりＡｕ層２３を堆積し、フォトレジ
ストパターン（図示しない）を形成し、フォトレジスト
パターンをマスクとしＡｕ層２３の選択エッチングを行
うことにより、図８（ｃ）に示すような、ゲート電極の
ひさし部１０３となるＡｕ層２３のパターンを形成す
る。つぎに、ＳｉＯ2 膜２１の除去を行い、図８（ｄ）
に示すように、ドレイン電極側１０７よりソース電極側
１０８に大きく突出するＡｕ層からなるひさし部を有す
るＴ字型ゲート電極を形成する。
上のゲート電極の基部１０１となる矩形のゲート電極部
分１０２をＴｉ−Ｐｔにより形成した後、全面にＳｉＯ
2 膜２１を堆積させる。つぎに、図８（ｂ）に示すよう
に、フォトレジスト２２を使用したエッチバック法によ
り、矩形のゲート電極部分１０２の上面を露出させる。
つぎに、フォトレジスト２２を除去した後、例えば、ス
パッタリング法によりＡｕ層２３を堆積し、フォトレジ
ストパターン（図示しない）を形成し、フォトレジスト
パターンをマスクとしＡｕ層２３の選択エッチングを行
うことにより、図８（ｃ）に示すような、ゲート電極の
ひさし部１０３となるＡｕ層２３のパターンを形成す
る。つぎに、ＳｉＯ2 膜２１の除去を行い、図８（ｄ）
に示すように、ドレイン電極側１０７よりソース電極側
１０８に大きく突出するＡｕ層からなるひさし部を有す
るＴ字型ゲート電極を形成する。
【０００６】以上の工程において、Ａｕ層２３の選択エ
ッチング時のマスクとなるフォトレジストパターンのパ
ターン寸法の中心が、矩形のゲート電極部分１０２の寸
法中心に対して異なる位置にあるように、フォトレジス
トパターンを形成することにより、図８（ｃ）に示すよ
うに、ゲート電極の頭部となるＡｕ層２３のパターンの
寸法中心が、矩形のゲート電極部分１０２の寸法中心に
対して異なる位置にあるように形成できるため、「非対
称のひさし形状」を有するＴ字型ゲート電極の形成が可
能となる。
ッチング時のマスクとなるフォトレジストパターンのパ
ターン寸法の中心が、矩形のゲート電極部分１０２の寸
法中心に対して異なる位置にあるように、フォトレジス
トパターンを形成することにより、図８（ｃ）に示すよ
うに、ゲート電極の頭部となるＡｕ層２３のパターンの
寸法中心が、矩形のゲート電極部分１０２の寸法中心に
対して異なる位置にあるように形成できるため、「非対
称のひさし形状」を有するＴ字型ゲート電極の形成が可
能となる。
【０００７】次に、特開平３−２６３８３４号公報に示
されているゲート電極の基部が「曲線状」の形状部分を
持つＴ字型ゲート電極の形成方法を、各工程における断
面図である図９（ａ）〜（ｅ）および図１０（ａ）〜
（ｅ）を用いて説明する。
されているゲート電極の基部が「曲線状」の形状部分を
持つＴ字型ゲート電極の形成方法を、各工程における断
面図である図９（ａ）〜（ｅ）および図１０（ａ）〜
（ｅ）を用いて説明する。
【０００８】先ず、図９（ａ）に示すように、半導体基
板１上に誘電体膜２を堆積する。つぎに、図９（ｂ）に
示すように、誘電体膜２上に部分的に開口部を持つよう
に、第１層目のフォトレジスト３の開口パターンを形成
する。つぎに、図９（ｃ）に示すように、第１層目のフ
ォトレジスト３の開口部断面形状を曲線状に加工する。
つぎに、図９（ｄ）に示すように、加工された誘電体膜
２および第１層目のフォトレジスト３の形成された半導
体基板１上に、全面に遠紫外露光可能な第２層目のフォ
トレジスト４を形成する。つぎに、図９（ｅ）に示すよ
うに、第２層目のフォトレジスト４上に、第１層目のフ
ォトレジスト３の開口部より大きな開口部を有し、か
つ、第１層目のフォトレジスト３の開口部を完全に含む
ように、第３層目のフォトレジスト５の開口パターンを
形成する。
板１上に誘電体膜２を堆積する。つぎに、図９（ｂ）に
示すように、誘電体膜２上に部分的に開口部を持つよう
に、第１層目のフォトレジスト３の開口パターンを形成
する。つぎに、図９（ｃ）に示すように、第１層目のフ
ォトレジスト３の開口部断面形状を曲線状に加工する。
つぎに、図９（ｄ）に示すように、加工された誘電体膜
２および第１層目のフォトレジスト３の形成された半導
体基板１上に、全面に遠紫外露光可能な第２層目のフォ
トレジスト４を形成する。つぎに、図９（ｅ）に示すよ
うに、第２層目のフォトレジスト４上に、第１層目のフ
ォトレジスト３の開口部より大きな開口部を有し、か
つ、第１層目のフォトレジスト３の開口部を完全に含む
ように、第３層目のフォトレジスト５の開口パターンを
形成する。
【０００９】つぎに、第３層目のフォトレジスト５をマ
スクとして、半導体基板１の上より全面に、遠紫外光を
露光し、第２層目のフォトレジスト４の現像工程を行う
ことにより、図１０（ａ）に示すように、第２層目のフ
ォトレジスト４が、第１層目のフォトレジスト３及び第
３層目のフォトレジスト５の開口部よりも大きな開口部
を有し、その開口部が、第１層目及び第３層目のフォト
レジスト開口部を完全に含むように、第２層目のフォト
レジスト４の開口パターンを形成し、全体としてゲート
開口パターン部１０５を形成する。つぎに、図１０
（ｂ）に示すように、第１層目のフォトレジスト３をマ
スクとして、開口部の下に露出した部分の誘電体膜２を
エッチングにより選択的に除去する。つぎに、図１０
（ｃ）に示すように、開口部下に露出した半導体基板１
の表面をエッチングにより選択的に除去する。つぎに、
図１０（ｄ）に示すように、加工された誘電体および３
層のフォトレジストが形成された半導体基板１の上部よ
り全面に導電体膜６を堆積する。つぎに、３層のフォト
レジストを半導体基板１上の誘電体膜２上から除去し、
この時、導電体膜６のうち第３層目のフォトレジスト５
上に堆積した部分が同時に除去され、図１０（ｅ）に示
すように、半導体基板１と連結している部分の形状のみ
が残った導電体膜６をＴ字型ゲート電極として半導体基
板１上に形成する。
スクとして、半導体基板１の上より全面に、遠紫外光を
露光し、第２層目のフォトレジスト４の現像工程を行う
ことにより、図１０（ａ）に示すように、第２層目のフ
ォトレジスト４が、第１層目のフォトレジスト３及び第
３層目のフォトレジスト５の開口部よりも大きな開口部
を有し、その開口部が、第１層目及び第３層目のフォト
レジスト開口部を完全に含むように、第２層目のフォト
レジスト４の開口パターンを形成し、全体としてゲート
開口パターン部１０５を形成する。つぎに、図１０
（ｂ）に示すように、第１層目のフォトレジスト３をマ
スクとして、開口部の下に露出した部分の誘電体膜２を
エッチングにより選択的に除去する。つぎに、図１０
（ｃ）に示すように、開口部下に露出した半導体基板１
の表面をエッチングにより選択的に除去する。つぎに、
図１０（ｄ）に示すように、加工された誘電体および３
層のフォトレジストが形成された半導体基板１の上部よ
り全面に導電体膜６を堆積する。つぎに、３層のフォト
レジストを半導体基板１上の誘電体膜２上から除去し、
この時、導電体膜６のうち第３層目のフォトレジスト５
上に堆積した部分が同時に除去され、図１０（ｅ）に示
すように、半導体基板１と連結している部分の形状のみ
が残った導電体膜６をＴ字型ゲート電極として半導体基
板１上に形成する。
【００１０】
【発明が解決しようとする課題】上述した従来技術にお
いて、ＧａＡｓ ＭＥＳＦＥＴの高周波特性の高性能化
の手段のためのＴ字型ゲート電極は、ゲート電極抵抗の
低減、あるいは、寄生容量（特に、ゲート電極とドレイ
ン電極間の寄生容量Ｃgd）の低減等の実用化を目的にし
て採用されている。
いて、ＧａＡｓ ＭＥＳＦＥＴの高周波特性の高性能化
の手段のためのＴ字型ゲート電極は、ゲート電極抵抗の
低減、あるいは、寄生容量（特に、ゲート電極とドレイ
ン電極間の寄生容量Ｃgd）の低減等の実用化を目的にし
て採用されている。
【００１１】しかしながら、Ｔ字型ゲート電極の実用化
においては、その有効性は認められるものの、Ｔ字型ゲ
ート電極の形成のための製造方法に問題を有しており、
このことは、上述した従来技術の例においても見ること
ができる。
においては、その有効性は認められるものの、Ｔ字型ゲ
ート電極の形成のための製造方法に問題を有しており、
このことは、上述した従来技術の例においても見ること
ができる。
【００１２】例えば、図８に示した、実開昭６３−１８
８９６４号に述べられている、「ひさし」の張り出し部
を非対称にするＴ字型ゲート電極の製造方法には、「エ
ッチバック法」と呼ばれるＴ字型ゲート電極の製造方法
が用いられているが、この製造方法においては、図８
（ｃ）に示されているように、ゲート電極の基部１０１
となる矩形のゲート電極部分１０２上に、ゲート電極の
頭部となるＡｕ層２３のパターンを形成するため、ゲー
ト電極の基部の幅はゲート電極の長さ（通常ゲート長：
Ｌｇと称されている）より大きくできず、ゲート電極抵
抗の低減のために、ゲート電極の基部１０１を、図９，
図１０で示した従来技術のような「曲線状」の形状にし
て、ゲート断面積を大きくするのは困難である。
８９６４号に述べられている、「ひさし」の張り出し部
を非対称にするＴ字型ゲート電極の製造方法には、「エ
ッチバック法」と呼ばれるＴ字型ゲート電極の製造方法
が用いられているが、この製造方法においては、図８
（ｃ）に示されているように、ゲート電極の基部１０１
となる矩形のゲート電極部分１０２上に、ゲート電極の
頭部となるＡｕ層２３のパターンを形成するため、ゲー
ト電極の基部の幅はゲート電極の長さ（通常ゲート長：
Ｌｇと称されている）より大きくできず、ゲート電極抵
抗の低減のために、ゲート電極の基部１０１を、図９，
図１０で示した従来技術のような「曲線状」の形状にし
て、ゲート断面積を大きくするのは困難である。
【００１３】一方、図９，図１０に示した、特開平３−
２６３８３４号公報に述べられている、ゲート電極の基
部が「曲線状」の形状部分を持つＴ字型ゲート電極の製
造方法は、「レジスト・リフトオフ法」と呼ばれている
Ｔ字型ゲート電極の製造方法であり、図９（ｃ）に示す
ように、熱処理により、マスクとして用いた第１層目の
フォトレジスト３の開口部断面形状を曲線状に加工する
ものであるが、この従来例の「レジスト・リフトオフ
法」においても、ゲート電極抵抗の低減のためには、図
１０（ｄ）に示す堆積したゲート電極金属の導電体膜６
の厚膜化を行う必要がある。しかしながら、この導電体
膜６の厚膜化は、実用化時の問題となる。例えば、ゲー
ト電極金属の導電体膜６を厚膜化すると、半導体基板１
上の３層のフォトレジストは硬化や形状の変形を起こす
場合がある。このフォトレジストの硬化は、ゲート電極
金属の導電体膜６の堆積を、通常、蒸着法で行うため、
主に、導電体膜６の堆積時の熱により起きる。このフォ
トレジストの硬化は、「レジスト・リフトオフ法」にお
いて、特に、図１０（ｄ）に示した後の、３層のフォト
レジストと導電体膜６のうちの第３層目のフォトレジス
ト５上に堆積した部分とを除去する工程において、３層
のフォトレジストの除去性が困難になり、３層のフォト
レジストや導電体膜６が除去されずに残る、という実用
化時の問題となる。
２６３８３４号公報に述べられている、ゲート電極の基
部が「曲線状」の形状部分を持つＴ字型ゲート電極の製
造方法は、「レジスト・リフトオフ法」と呼ばれている
Ｔ字型ゲート電極の製造方法であり、図９（ｃ）に示す
ように、熱処理により、マスクとして用いた第１層目の
フォトレジスト３の開口部断面形状を曲線状に加工する
ものであるが、この従来例の「レジスト・リフトオフ
法」においても、ゲート電極抵抗の低減のためには、図
１０（ｄ）に示す堆積したゲート電極金属の導電体膜６
の厚膜化を行う必要がある。しかしながら、この導電体
膜６の厚膜化は、実用化時の問題となる。例えば、ゲー
ト電極金属の導電体膜６を厚膜化すると、半導体基板１
上の３層のフォトレジストは硬化や形状の変形を起こす
場合がある。このフォトレジストの硬化は、ゲート電極
金属の導電体膜６の堆積を、通常、蒸着法で行うため、
主に、導電体膜６の堆積時の熱により起きる。このフォ
トレジストの硬化は、「レジスト・リフトオフ法」にお
いて、特に、図１０（ｄ）に示した後の、３層のフォト
レジストと導電体膜６のうちの第３層目のフォトレジス
ト５上に堆積した部分とを除去する工程において、３層
のフォトレジストの除去性が困難になり、３層のフォト
レジストや導電体膜６が除去されずに残る、という実用
化時の問題となる。
【００１４】更に、この導電体膜６の堆積時の熱によ
り、半導体基板１上の３層のフォトレジストが形状の変
形を起こし、図１０（ｄ）における図示とは異なり、導
電体膜６の、第３層目のフォトレジスト５上に堆積した
部分と、半導体基板１と連結している部分とが接合し、
上記の除去が行えないという問題が起きる場合もある。
り、半導体基板１上の３層のフォトレジストが形状の変
形を起こし、図１０（ｄ）における図示とは異なり、導
電体膜６の、第３層目のフォトレジスト５上に堆積した
部分と、半導体基板１と連結している部分とが接合し、
上記の除去が行えないという問題が起きる場合もある。
【００１５】
【課題を解決するための手段】本発明の特徴は、半導体
基板上に誘電体薄膜を堆積する工程と、前記誘電体薄膜
上に化学増幅型レジスト開口パターンを形成する工程
と、熱処理により、化学増幅型レジスト開口パターンの
形状を加工する工程と、化学増幅型レジスト開口パター
ンをマスクとし、前記誘電体薄膜を開口形状に加工する
工程と、化学増幅型レジスト開口パターンが形成された
前記半導体基板の上部から、全面に第１の導電体を堆積
する工程と、前記化学増幅型レジスト開口パターンの上
部に、前記化学増幅型レジスト開口パターンの開口寸法
より大きいフォトレジスト開口パターンを形成する工程
と、前記フォトレジスト開口パターン内に第２の導電体
を堆積する工程と、前記第２の導電体をマスクとし、前
記全面に堆積された第１の導電体を選択的に除去する工
程と、前記フォトレジストパターンを除去する工程と、
前記化学増幅型レジスト開口パターンを除去する工程と
を有する半導体装置の製造方法である。ここで前記化学
増幅型レジストの開口パターンを形成する工程で、パタ
ーンの開口断面の横方向に、少なくとも１つのダミー開
口パターンを配置し、熱処理により、化学増幅型レジス
トの開口パターンとダミー開口パターンの形状を加工す
ることができる。
基板上に誘電体薄膜を堆積する工程と、前記誘電体薄膜
上に化学増幅型レジスト開口パターンを形成する工程
と、熱処理により、化学増幅型レジスト開口パターンの
形状を加工する工程と、化学増幅型レジスト開口パター
ンをマスクとし、前記誘電体薄膜を開口形状に加工する
工程と、化学増幅型レジスト開口パターンが形成された
前記半導体基板の上部から、全面に第１の導電体を堆積
する工程と、前記化学増幅型レジスト開口パターンの上
部に、前記化学増幅型レジスト開口パターンの開口寸法
より大きいフォトレジスト開口パターンを形成する工程
と、前記フォトレジスト開口パターン内に第２の導電体
を堆積する工程と、前記第２の導電体をマスクとし、前
記全面に堆積された第１の導電体を選択的に除去する工
程と、前記フォトレジストパターンを除去する工程と、
前記化学増幅型レジスト開口パターンを除去する工程と
を有する半導体装置の製造方法である。ここで前記化学
増幅型レジストの開口パターンを形成する工程で、パタ
ーンの開口断面の横方向に、少なくとも１つのダミー開
口パターンを配置し、熱処理により、化学増幅型レジス
トの開口パターンとダミー開口パターンの形状を加工す
ることができる。
【００１６】
【実施例】次に図面を参照して本発明を説明する。
【００１７】図１（ａ）〜（ｅ）および図２（ａ）〜
（ｅ）は本発明の第１の実施例におけるＴ型金属電極、
例えばＧａＡｓ ＭＥＳＦＥＴのＴ型ゲート電極の形成
工程を説明するための断面図である。
（ｅ）は本発明の第１の実施例におけるＴ型金属電極、
例えばＧａＡｓ ＭＥＳＦＥＴのＴ型ゲート電極の形成
工程を説明するための断面図である。
【００１８】先ず、図１（ａ）に示すように、半導体基
板１上に、第１のフォトレジスト層７の開口パターンを
形成する。つぎに、図１（ｂ）に示すように、第１のフ
ォトレジスト層７をマスクとして、開口部の下に露出し
た部分の半導体基板１の表面のコンタクト層１１２をエ
ッチングにより選択的に除去してリセス部１１６を形成
しここに動作層１１１を露出させる。例えば図１（ａ）
および（ｂ）に示した工程では、ＧａＡｓ基体上に分子
線エピタキシャル法により動作層１１１およびコンタク
ト層１１２を成長しコンタクト層１１２の表面を主面１
１７とした半導体基板１上に、ｉ線（波長３６５ｎｍ）
リソグラフィ（例えば、ニコン社のｉ線ステッパー；Ｎ
ＳＲ−１７７５ｉ７Ａ、および、住友化学社のｉ線レジ
スト；ＰＦＩ−１５Ａ・膜厚１μｍ程度）を用いて、第
１のフォトレジスト層７の開口パターンを形成し、ウェ
ットエッチングにより、幅１．３μｍ、深さ１００ｎｍ
程度の半導体基板１のコンタクト層１１２の選択エッチ
ングを行ってリセス部１１６を形成する。
板１上に、第１のフォトレジスト層７の開口パターンを
形成する。つぎに、図１（ｂ）に示すように、第１のフ
ォトレジスト層７をマスクとして、開口部の下に露出し
た部分の半導体基板１の表面のコンタクト層１１２をエ
ッチングにより選択的に除去してリセス部１１６を形成
しここに動作層１１１を露出させる。例えば図１（ａ）
および（ｂ）に示した工程では、ＧａＡｓ基体上に分子
線エピタキシャル法により動作層１１１およびコンタク
ト層１１２を成長しコンタクト層１１２の表面を主面１
１７とした半導体基板１上に、ｉ線（波長３６５ｎｍ）
リソグラフィ（例えば、ニコン社のｉ線ステッパー；Ｎ
ＳＲ−１７７５ｉ７Ａ、および、住友化学社のｉ線レジ
スト；ＰＦＩ−１５Ａ・膜厚１μｍ程度）を用いて、第
１のフォトレジスト層７の開口パターンを形成し、ウェ
ットエッチングにより、幅１．３μｍ、深さ１００ｎｍ
程度の半導体基板１のコンタクト層１１２の選択エッチ
ングを行ってリセス部１１６を形成する。
【００１９】つぎに、図１（ｃ）に示すように、第１の
フォトレジスト層７を除去した後、半導体基板１上に、
誘電体膜２を、ＬＰ−ＣＶＤ法により膜厚１００ｎｍ程
度に堆積する。つぎに、図１（ｄ）に示すように、選択
的にエッチングを行った半導体基板１の表面の上方にゲ
ート開口部１０５を持つように、誘電体膜２上に化学増
幅レジスト層８の開口パターンを形成する。誘電体膜２
上の化学増幅レジスト層８の開口パターンは、ｉ線（波
長３６５ｎｍ）リソグラフィ（例えば、ニコン社のｉ線
スンテッパー；ＮＳＲ−１７７５ｉ７Ａ、および、東京
応化社のｉ線化学増幅レジスト；ＴＨＭＲ−ｉＮ１００
・膜厚５００ｎｍ程度）で、目合わせマーク（図示しな
い）を用いて、半導体基板１の選択エッチングされた部
分の上部に、０．４μｍ程度の開口幅で形成する。尚、
化学増幅レジストに関しては、例えば雑誌「ＮＩＫＫＥ
Ｉ ＭＩＣＲＯＤＥＶＩＣＥＳ」１９９１年５月号の第
７５頁乃至第７７頁、あるいは特開平４−１３０３２６
号公報に説明されている。
フォトレジスト層７を除去した後、半導体基板１上に、
誘電体膜２を、ＬＰ−ＣＶＤ法により膜厚１００ｎｍ程
度に堆積する。つぎに、図１（ｄ）に示すように、選択
的にエッチングを行った半導体基板１の表面の上方にゲ
ート開口部１０５を持つように、誘電体膜２上に化学増
幅レジスト層８の開口パターンを形成する。誘電体膜２
上の化学増幅レジスト層８の開口パターンは、ｉ線（波
長３６５ｎｍ）リソグラフィ（例えば、ニコン社のｉ線
スンテッパー；ＮＳＲ−１７７５ｉ７Ａ、および、東京
応化社のｉ線化学増幅レジスト；ＴＨＭＲ−ｉＮ１００
・膜厚５００ｎｍ程度）で、目合わせマーク（図示しな
い）を用いて、半導体基板１の選択エッチングされた部
分の上部に、０．４μｍ程度の開口幅で形成する。尚、
化学増幅レジストに関しては、例えば雑誌「ＮＩＫＫＥ
Ｉ ＭＩＣＲＯＤＥＶＩＣＥＳ」１９９１年５月号の第
７５頁乃至第７７頁、あるいは特開平４−１３０３２６
号公報に説明されている。
【００２０】つぎに図１（ｅ）に示すように、化学増幅
レジスト層８の開口部断面形状を曲線状に加工するため
に、化学増幅レジスト層８を含めた半導体基板１を、ホ
ットプレート（ホットプレートの温度は、２５０〜３０
０℃程度）により、熱処理（処理時間は４〜５分程度）
を行う。
レジスト層８の開口部断面形状を曲線状に加工するため
に、化学増幅レジスト層８を含めた半導体基板１を、ホ
ットプレート（ホットプレートの温度は、２５０〜３０
０℃程度）により、熱処理（処理時間は４〜５分程度）
を行う。
【００２１】次に図２（ａ）に示すように、化学増幅レ
ジスト層８をマスクとして誘電体薄膜２の選択エッチン
グを混合ガス系（ＣＨＦ3 およびＯ2 ）によるＭＩＥ
（Ｍａｇｎｅｔｒｏｎ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用
いて行う。次に図２（ｂ）に示すように、加工された誘
電体膜６および化学増幅レジスト層８が形成された半導
体基板１の上方より全面に、第１の導電体６の膜を堆積
する。この第１の導電体６の膜は、ＷＳｉ−ＴｉＮ−Ｐ
ｔ（膜厚は、各々、１００ｎｍ，８０ｎｍ，３０ｎｍ程
度）の順で、スパッタ法により堆積する。
ジスト層８をマスクとして誘電体薄膜２の選択エッチン
グを混合ガス系（ＣＨＦ3 およびＯ2 ）によるＭＩＥ
（Ｍａｇｎｅｔｒｏｎ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用
いて行う。次に図２（ｂ）に示すように、加工された誘
電体膜６および化学増幅レジスト層８が形成された半導
体基板１の上方より全面に、第１の導電体６の膜を堆積
する。この第１の導電体６の膜は、ＷＳｉ−ＴｉＮ−Ｐ
ｔ（膜厚は、各々、１００ｎｍ，８０ｎｍ，３０ｎｍ程
度）の順で、スパッタ法により堆積する。
【００２２】次に図２（ｃ）に示すように、第１の導電
体６の上に、化学増幅レジスト層８をマスクとしてエッ
チングにより形成した誘電体膜２の開口部より大きな開
口部を持つ、第２のフォトレジスト層９の開口パターン
を形成し、第２のフォトレジスト層９をマスクとして、
第２の導電体１０を選択的に堆積する。
体６の上に、化学増幅レジスト層８をマスクとしてエッ
チングにより形成した誘電体膜２の開口部より大きな開
口部を持つ、第２のフォトレジスト層９の開口パターン
を形成し、第２のフォトレジスト層９をマスクとして、
第２の導電体１０を選択的に堆積する。
【００２３】この第１の導電体６の膜上の第２のフォト
レジスト層９の開口パターンは、ｉ線（波長３６５ｎ
ｍ）リソグラフィ（例えば、ニコン社のｉ線ステッパ
ー；ＮＳＲ−１７７５ｉ７Ａ、および、住友化学社のｉ
線レジスト；ＰＦＩ−１５Ａ・膜厚１μｍ程度）と、イ
メージ・リバース・プロセス（キャノン社、ＳＴＡＲ−
２０００）とを用いることにより、開口断面を逆テーパ
ー形状とし、開口幅を１μｍ程度とする。又、第２の導
電体１０は、第２のフォトレジスト層９をマスクとし、
第１の導電体膜６を給電層とした、金（Ａｕ）の選択め
っきにより堆積する。
レジスト層９の開口パターンは、ｉ線（波長３６５ｎ
ｍ）リソグラフィ（例えば、ニコン社のｉ線ステッパ
ー；ＮＳＲ−１７７５ｉ７Ａ、および、住友化学社のｉ
線レジスト；ＰＦＩ−１５Ａ・膜厚１μｍ程度）と、イ
メージ・リバース・プロセス（キャノン社、ＳＴＡＲ−
２０００）とを用いることにより、開口断面を逆テーパ
ー形状とし、開口幅を１μｍ程度とする。又、第２の導
電体１０は、第２のフォトレジスト層９をマスクとし、
第１の導電体膜６を給電層とした、金（Ａｕ）の選択め
っきにより堆積する。
【００２４】つぎに、図２（ｄ）に示すように、第２の
フォトレジスト層９を除去した後、第２の導電体１０を
マスクとして、第１の導電体６の膜を、アルゴン（Ａ
ｒ）ガスを用いたイオンミリング法で選択的に除去す
る。
フォトレジスト層９を除去した後、第２の導電体１０を
マスクとして、第１の導電体６の膜を、アルゴン（Ａ
ｒ）ガスを用いたイオンミリング法で選択的に除去す
る。
【００２５】つぎに図２（ｅ）に示すように、酸素（Ｏ
2 ）プラズマ処理、および、有機溶媒処理等を行い、化
学増幅レジスト層８を除去し、半導体基板１と連結して
いる部分の形状のみが残った第１の導電体の膜６および
第２の導電体１０を、半導体基板１上に形成したＴ字型
ゲート電極１１３として得る。
2 ）プラズマ処理、および、有機溶媒処理等を行い、化
学増幅レジスト層８を除去し、半導体基板１と連結して
いる部分の形状のみが残った第１の導電体の膜６および
第２の導電体１０を、半導体基板１上に形成したＴ字型
ゲート電極１１３として得る。
【００２６】以上の本実施例の説明において、化学増幅
レジスト層８の代りに、通常のフォトリソグラフィーで
用いられるノボラック樹脂を主成分とした従来のポジ型
レジストを本発明のＴ字型ゲート電極の形成方法に用い
ることは、実用的ではない。
レジスト層８の代りに、通常のフォトリソグラフィーで
用いられるノボラック樹脂を主成分とした従来のポジ型
レジストを本発明のＴ字型ゲート電極の形成方法に用い
ることは、実用的ではない。
【００２７】これは、従来のノボラック樹脂を主成分と
したポジ型レジストの耐熱性が１６０℃程度と低いた
め、図１（ｅ）に示したような、化学増幅レジスト層８
の開口部断面形状を曲線状に加工するための熱処理に必
要な温度制御が困難になるためである。これに対して、
多くの化学増幅型レジストは、３００℃程度以上の耐熱
性を持つことが知られており、本発明のＴ字型ゲート電
極の形成方法に適している。
したポジ型レジストの耐熱性が１６０℃程度と低いた
め、図１（ｅ）に示したような、化学増幅レジスト層８
の開口部断面形状を曲線状に加工するための熱処理に必
要な温度制御が困難になるためである。これに対して、
多くの化学増幅型レジストは、３００℃程度以上の耐熱
性を持つことが知られており、本発明のＴ字型ゲート電
極の形成方法に適している。
【００２８】又、以上の本実施例の説明において、スパ
ッタ法により第１の導電体６の膜を堆積することを述べ
たが、第１の導電体６のスパッタ法による堆積時には、
半導体基板１上の化学増幅レジスト層８は、２００℃程
度以上になり、熱処理により曲線状に加工した開口部断
面形状を維持するためには、第１の導電体６の堆積時の
温度以上で熱処理による加工を行う必要があり、この点
においても、化学増幅型レジストは本発明のＴ字型ゲー
ト電極の形成方法に適している。
ッタ法により第１の導電体６の膜を堆積することを述べ
たが、第１の導電体６のスパッタ法による堆積時には、
半導体基板１上の化学増幅レジスト層８は、２００℃程
度以上になり、熱処理により曲線状に加工した開口部断
面形状を維持するためには、第１の導電体６の堆積時の
温度以上で熱処理による加工を行う必要があり、この点
においても、化学増幅型レジストは本発明のＴ字型ゲー
ト電極の形成方法に適している。
【００２９】なお、本発明のＴ字型ゲート電極は、Ｇａ
Ａｓ ＦＥＴ等の高周波特性の改善として効果があるた
め、Ｔ字型ゲート電極のいわゆるゲート長；Ｌｇは微細
な寸法（０．５μｍ程度以下）が必要になるが、化学増
幅型レジストは高解像度用レジストとして開発実用化が
検討されており、この点からも、化学増幅型レジストは
本発明のＴ字型ゲート電極の形成方法に適している。
Ａｓ ＦＥＴ等の高周波特性の改善として効果があるた
め、Ｔ字型ゲート電極のいわゆるゲート長；Ｌｇは微細
な寸法（０．５μｍ程度以下）が必要になるが、化学増
幅型レジストは高解像度用レジストとして開発実用化が
検討されており、この点からも、化学増幅型レジストは
本発明のＴ字型ゲート電極の形成方法に適している。
【００３０】本実施例を用いたＴ字型ゲート電極形状の
実用化における従来の技術に対する有効性は、例えば、
図８に図示して説明した「エッチバック法」と比較する
と、図８の中でＴ字型ゲート電極の基部１０１となるゲ
ート電極部分１０２が矩形であり、これに対し、本実施
例では、図１（ｅ）に示したように、熱処理により、化
学増幅レジスト層８の開口部断面形状を曲線状に加工す
るため、図２（ｅ）に示したように、Ｔ字型ゲート電極
金属の基部６の断面積を大きくすることが可能となり、
ゲート抵抗の低減の効果が増大することは明らかであ
る。
実用化における従来の技術に対する有効性は、例えば、
図８に図示して説明した「エッチバック法」と比較する
と、図８の中でＴ字型ゲート電極の基部１０１となるゲ
ート電極部分１０２が矩形であり、これに対し、本実施
例では、図１（ｅ）に示したように、熱処理により、化
学増幅レジスト層８の開口部断面形状を曲線状に加工す
るため、図２（ｅ）に示したように、Ｔ字型ゲート電極
金属の基部６の断面積を大きくすることが可能となり、
ゲート抵抗の低減の効果が増大することは明らかであ
る。
【００３１】又、従来技術の図９および図１０で図示し
て説明した「レジスト・リフトオフ法」と比較すると、
「レジスト・リフトオフ法」では、３層のフォトレジス
トと導電体膜６のうちの第３層目のフォトレジスト５上
に堆積した部分との除去工程において、図１０（ｄ）に
見られるように、第３層目のフォトレジスト５上に堆積
した部分の導電体膜６と、半導体基板１と連結している
部分の導電体膜６との分離部分から有機溶剤等が浸入す
ることによりこれらの除去が行われるが、この分離部分
の間隔が狭いと除去が不完全になりやすい。一方、従来
技術の図１０（ｄ）の第３層目のフォトレジスト５上に
堆積した導電体膜６に相当する本考案の化学増幅レジス
ト層８の除去工程では図２（ｄ）に見られるように、す
でに、選択的に除去されており、化学増幅レジスト層８
は、十分に有機溶剤等に接することができる。このた
め、これらのレジスト層の除去工程においても、本発明
の効果は明らかである。
て説明した「レジスト・リフトオフ法」と比較すると、
「レジスト・リフトオフ法」では、３層のフォトレジス
トと導電体膜６のうちの第３層目のフォトレジスト５上
に堆積した部分との除去工程において、図１０（ｄ）に
見られるように、第３層目のフォトレジスト５上に堆積
した部分の導電体膜６と、半導体基板１と連結している
部分の導電体膜６との分離部分から有機溶剤等が浸入す
ることによりこれらの除去が行われるが、この分離部分
の間隔が狭いと除去が不完全になりやすい。一方、従来
技術の図１０（ｄ）の第３層目のフォトレジスト５上に
堆積した導電体膜６に相当する本考案の化学増幅レジス
ト層８の除去工程では図２（ｄ）に見られるように、す
でに、選択的に除去されており、化学増幅レジスト層８
は、十分に有機溶剤等に接することができる。このた
め、これらのレジスト層の除去工程においても、本発明
の効果は明らかである。
【００３２】次に本発明の第２の実施例について図面を
参照して説明する。図３（ａ）〜（ｅ）および図４
（ａ）〜（ｅ）は、本発明の第２の実施例における金属
電極の形成工程を説明するための断面図である。
参照して説明する。図３（ａ）〜（ｅ）および図４
（ａ）〜（ｅ）は、本発明の第２の実施例における金属
電極の形成工程を説明するための断面図である。
【００３３】先ず、図３（ａ）に示すように、動作層１
１１およびコンタクト層１１２を有する半導体基板１上
に、第１のフォトレジスト層７の開口パターンを形成す
る。つぎに、図３（ｂ）に示すように、第１のフォトレ
ジスト層７をマスクとして、開口部の下に露出した部分
の半導体基板１の表面を、エッチングにより選択的に除
去する。つぎに、図３（ｃ）に示すように、第１のフォ
トレジスト層７を除去した後、半導体基板１上に、誘電
体膜２を堆積する。
１１およびコンタクト層１１２を有する半導体基板１上
に、第１のフォトレジスト層７の開口パターンを形成す
る。つぎに、図３（ｂ）に示すように、第１のフォトレ
ジスト層７をマスクとして、開口部の下に露出した部分
の半導体基板１の表面を、エッチングにより選択的に除
去する。つぎに、図３（ｃ）に示すように、第１のフォ
トレジスト層７を除去した後、半導体基板１上に、誘電
体膜２を堆積する。
【００３４】つぎに、図３（ｄ）に示すように、選択的
にエッチングを行った半導体基板１の表面の上方に開口
部を持つように、誘電体膜２上に化学増幅レジスト層８
の開口パターンを形成する。このとき、同時に、所望す
る金属電極の形成位置の化学増幅レジスト層８のゲート
開口パターン部１０５の両側に、化学増幅レジスト層８
のダミー開口パターン部１０６を形成する。つぎに、図
３（ｅ）に示すように、化学増幅レジスト層８を含めた
半導体基板１の熱処理を行い、化学増幅レジスト層８の
開口部断面形状を曲線状に加工する。
にエッチングを行った半導体基板１の表面の上方に開口
部を持つように、誘電体膜２上に化学増幅レジスト層８
の開口パターンを形成する。このとき、同時に、所望す
る金属電極の形成位置の化学増幅レジスト層８のゲート
開口パターン部１０５の両側に、化学増幅レジスト層８
のダミー開口パターン部１０６を形成する。つぎに、図
３（ｅ）に示すように、化学増幅レジスト層８を含めた
半導体基板１の熱処理を行い、化学増幅レジスト層８の
開口部断面形状を曲線状に加工する。
【００３５】つぎに、図４（ａ）に示すように、化学増
幅レジスト層８をマスクとして、開口部の下に露出した
部分の誘電体膜２をエッチングにより選択的に除去す
る。つぎに、図４（ｂ）に示すように、加工された誘電
体膜６および化学増幅レジスト層８が形成された半導体
基板１の上方より全面に、第１の導電体６の膜を堆積す
る。つぎに、図４（ｃ）に示すように、第１の導電体６
の膜上に、化学増幅レジスト層８をマスクとしてエッチ
ングにより形成した誘電体膜２の開口部より大きな開口
部を持つ第２のフォトレジスト層９の開口パターンを形
成し、第２のフォトレジスト層９をマスクとして、第２
の導電体１０を選択的に堆積する。このとき、化学増幅
レジスト層８のダミー開口パターン上は、第２のフォト
レジスト層９がダミー開口部を完全に含むようにして、
ダミー開口部には第２の導電体膜１０を堆積しない。つ
ぎに、図４（ｄ）に示すように、第２のフォトレジスト
層９を除去した後、第２の導電体１０をマスクとして、
第１の導電体６の膜を選択的に除去する。つぎに、化学
増幅レジスト層８を除去し、図４（ｅ）に示すように、
半導体基板１と連結している部分の形状のみが残った第
１の導電体の膜６および第２の導電体１０を、半導体基
板１上に形成する。
幅レジスト層８をマスクとして、開口部の下に露出した
部分の誘電体膜２をエッチングにより選択的に除去す
る。つぎに、図４（ｂ）に示すように、加工された誘電
体膜６および化学増幅レジスト層８が形成された半導体
基板１の上方より全面に、第１の導電体６の膜を堆積す
る。つぎに、図４（ｃ）に示すように、第１の導電体６
の膜上に、化学増幅レジスト層８をマスクとしてエッチ
ングにより形成した誘電体膜２の開口部より大きな開口
部を持つ第２のフォトレジスト層９の開口パターンを形
成し、第２のフォトレジスト層９をマスクとして、第２
の導電体１０を選択的に堆積する。このとき、化学増幅
レジスト層８のダミー開口パターン上は、第２のフォト
レジスト層９がダミー開口部を完全に含むようにして、
ダミー開口部には第２の導電体膜１０を堆積しない。つ
ぎに、図４（ｄ）に示すように、第２のフォトレジスト
層９を除去した後、第２の導電体１０をマスクとして、
第１の導電体６の膜を選択的に除去する。つぎに、化学
増幅レジスト層８を除去し、図４（ｅ）に示すように、
半導体基板１と連結している部分の形状のみが残った第
１の導電体の膜６および第２の導電体１０を、半導体基
板１上に形成する。
【００３６】本実施例においての、上述したＴ字型ゲー
ト電極の製造工程は、第１の実施例で述べた工程で可能
である。
ト電極の製造工程は、第１の実施例で述べた工程で可能
である。
【００３７】しかし、本実施例においては、第１の実施
例とは異なり、図３（ｄ）に示したように、所望する金
属電極の形成位置にある化学増幅レジスト層８のゲート
開口パターン部１０５の両側に、化学増幅レジスト層８
のダミー開口パターン部１０６を形成し、その後、ベー
ク処理により、化学増幅レジスト層の開口部断面形状を
曲線状に加工する。従って、本実施例においては、ダミ
ー開口パターン部１０６により、ゲート開口パターン部
１０５とダミー開口パターン部１０６との間の化学増幅
レジスト層８の寸法を設定することにより、熱処理によ
る加工効果が設定でき、ゲート開口パターン部１０５の
断面形状の設定が可能となる。すなわちゲート開口パタ
ーン部１０５に対するダミー開口パターン部の位置、大
きさにより、熱処理後のゲート開口パターン部１０５の
曲線断面を所定の形状となるように制御することができ
る。
例とは異なり、図３（ｄ）に示したように、所望する金
属電極の形成位置にある化学増幅レジスト層８のゲート
開口パターン部１０５の両側に、化学増幅レジスト層８
のダミー開口パターン部１０６を形成し、その後、ベー
ク処理により、化学増幅レジスト層の開口部断面形状を
曲線状に加工する。従って、本実施例においては、ダミ
ー開口パターン部１０６により、ゲート開口パターン部
１０５とダミー開口パターン部１０６との間の化学増幅
レジスト層８の寸法を設定することにより、熱処理によ
る加工効果が設定でき、ゲート開口パターン部１０５の
断面形状の設定が可能となる。すなわちゲート開口パタ
ーン部１０５に対するダミー開口パターン部の位置、大
きさにより、熱処理後のゲート開口パターン部１０５の
曲線断面を所定の形状となるように制御することができ
る。
【００３８】次に本発明の第３の実施例について図面を
参照して説明する。図５（ａ）〜（ｅ）および図６
（ａ）〜（ｅ）は、本発明の第３の実施例における金属
電極の形成工程を説明するための断面図である。
参照して説明する。図５（ａ）〜（ｅ）および図６
（ａ）〜（ｅ）は、本発明の第３の実施例における金属
電極の形成工程を説明するための断面図である。
【００３９】先ず、図５（ａ）に示すように、コンタク
ト層１１２および動作層１１１を設けた半導体基板１上
に、第１のフォトレジスト層７の開口パターンを形成す
る。つぎに、図５（ｂ）に示すように、第１のフォトレ
ジスト層７をマスクとして、開口部の下に露出した部分
の半導体基板１の表面を、エッチングにより選択的に除
去して動作層１１２に達するリセス部１１６を形成す
る。つぎに、図５（ｃ）に示すように、第１のフォトレ
ジスト層７を除去した後、半導体基板１上に、誘電体膜
２を堆積する。
ト層１１２および動作層１１１を設けた半導体基板１上
に、第１のフォトレジスト層７の開口パターンを形成す
る。つぎに、図５（ｂ）に示すように、第１のフォトレ
ジスト層７をマスクとして、開口部の下に露出した部分
の半導体基板１の表面を、エッチングにより選択的に除
去して動作層１１２に達するリセス部１１６を形成す
る。つぎに、図５（ｃ）に示すように、第１のフォトレ
ジスト層７を除去した後、半導体基板１上に、誘電体膜
２を堆積する。
【００４０】つぎに、図５（ｄ）に示すように、選択的
にエッチングを行った半導体基板１の表面の上方に開口
部を持つように、誘電体膜２上に化学増幅レジスト層８
の開口パターンを形成する。このとき、同時に、所望す
る金属電極の形成位置の化学増幅レジスト層８のゲート
開口パターン１０５の片側のみに、化学増幅レジスト層
８のダミー開口パターン１０６を形成する。
にエッチングを行った半導体基板１の表面の上方に開口
部を持つように、誘電体膜２上に化学増幅レジスト層８
の開口パターンを形成する。このとき、同時に、所望す
る金属電極の形成位置の化学増幅レジスト層８のゲート
開口パターン１０５の片側のみに、化学増幅レジスト層
８のダミー開口パターン１０６を形成する。
【００４１】つぎに、図５（ｅ）に示すように、化学増
幅レジスト層８をマスクとして、開口部の下に露出した
部分の誘電体膜２をエッチングにより選択的に除去す
る。つぎに、図６（ａ）に示すように、化学増幅レジス
ト層８を含めた半導体基板１の熱処理を行い、化学増幅
レジスト層８の開口部断面形状を曲線状に加工する。つ
ぎに、図６（ｂ）に示すように、加工された誘電体膜６
および化学増幅レジスト層８が形成された、半導体基板
１の上方より全面に、第１の導電体６の膜を堆積する。
つぎに、図６（ｃ）に示すように、第１の導電体６上
に、化学増幅レジスト層８をマスクとしてエッチングに
より形成した誘電体膜２の開口部より大きな開口部を有
する第２のフォトレジスト層９の開口パターンを形成
し、第２のフォトレジスト層９をマスクとして、第２の
導電体１０を選択的に堆積する。このとき、化学増幅レ
ジスト層８のダミー開口パターン上は、第２のフォトレ
ジスト層９がダミー開口部を完全に含むようにして、ダ
ミー開口部には第２の導電体１０堆積しない。つぎに図
６（ｄ）にに示すように、第２のフォトレジスト層９を
除去した後、第２の導電体１０をマスクとして、第１の
導電体６の膜を選択的に除去する。つぎに、化学増幅レ
ジスト層８を除去し、図６（ｅ）に示すように、半導体
基板１と連結している部分の形状のみが残った導電体膜
６および第２の導電体１０を、半導体基板１上にゲート
電極として形成する。
幅レジスト層８をマスクとして、開口部の下に露出した
部分の誘電体膜２をエッチングにより選択的に除去す
る。つぎに、図６（ａ）に示すように、化学増幅レジス
ト層８を含めた半導体基板１の熱処理を行い、化学増幅
レジスト層８の開口部断面形状を曲線状に加工する。つ
ぎに、図６（ｂ）に示すように、加工された誘電体膜６
および化学増幅レジスト層８が形成された、半導体基板
１の上方より全面に、第１の導電体６の膜を堆積する。
つぎに、図６（ｃ）に示すように、第１の導電体６上
に、化学増幅レジスト層８をマスクとしてエッチングに
より形成した誘電体膜２の開口部より大きな開口部を有
する第２のフォトレジスト層９の開口パターンを形成
し、第２のフォトレジスト層９をマスクとして、第２の
導電体１０を選択的に堆積する。このとき、化学増幅レ
ジスト層８のダミー開口パターン上は、第２のフォトレ
ジスト層９がダミー開口部を完全に含むようにして、ダ
ミー開口部には第２の導電体１０堆積しない。つぎに図
６（ｄ）にに示すように、第２のフォトレジスト層９を
除去した後、第２の導電体１０をマスクとして、第１の
導電体６の膜を選択的に除去する。つぎに、化学増幅レ
ジスト層８を除去し、図６（ｅ）に示すように、半導体
基板１と連結している部分の形状のみが残った導電体膜
６および第２の導電体１０を、半導体基板１上にゲート
電極として形成する。
【００４２】本実施例においては、第２の実施例とは異
なり、図５（ｄ）に示したように、ダミー開口パターン
部１０６は、片側のドレイン電極側１０７にのみ形成し
ている。
なり、図５（ｄ）に示したように、ダミー開口パターン
部１０６は、片側のドレイン電極側１０７にのみ形成し
ている。
【００４３】本実施例は、特に、ソース電極側１０８の
Ｔ字型ゲート電極の「ひさし」の張り出し部による、ゲ
ート電極とソース電極間の寄生容量Ｃgsが、高周波特性
に対しての改善に影響が少ないＧａＡｓ ＭＥＳＦＥＴ
等に適用する場合に効果を持つ。すなわち、本実施例で
は、図６（ｅ）に示したように、ドレイン電極側１０７
のゲート電極の基部１０１の「高さ」を高くし、ゲート
電極とドレイン電極間の寄生容量Ｃgdを低減し、かつ、
ソース電極側１０８のゲート電極の基部の「高さ」を低
くし、第２の導電体１０の埋め込み性を向上することに
より、ゲート電極抵抗を低減することが可能となる。
Ｔ字型ゲート電極の「ひさし」の張り出し部による、ゲ
ート電極とソース電極間の寄生容量Ｃgsが、高周波特性
に対しての改善に影響が少ないＧａＡｓ ＭＥＳＦＥＴ
等に適用する場合に効果を持つ。すなわち、本実施例で
は、図６（ｅ）に示したように、ドレイン電極側１０７
のゲート電極の基部１０１の「高さ」を高くし、ゲート
電極とドレイン電極間の寄生容量Ｃgdを低減し、かつ、
ソース電極側１０８のゲート電極の基部の「高さ」を低
くし、第２の導電体１０の埋め込み性を向上することに
より、ゲート電極抵抗を低減することが可能となる。
【００４４】尚、この第３の実施例において、上述した
Ｔ字型ゲート電極の製造工程は、第１および第２の実施
例で述べた工程で可能である。また、ダミー開口パター
ン部１０６の効果は、第２の実施例での説明と同じであ
る。
Ｔ字型ゲート電極の製造工程は、第１および第２の実施
例で述べた工程で可能である。また、ダミー開口パター
ン部１０６の効果は、第２の実施例での説明と同じであ
る。
【００４５】又、第３の実施例においては第１および２
の実施例とは異なり、図５（ｅ）に示したように、誘電
体膜２の選択的エッチングを行った後、化学増幅レジス
ト層８の開口部断面形状の加工を行っている。これは、
誘電体膜２の選択的エッチング時には、サイドエッチン
グにより、化学増幅レジスト層８のゲート開口パターン
部１０５の開口寸法が広がるが、熱処理加工後に誘電体
膜２の選択的エッチングを行うとゲート開口パターン部
１０５のソース電極側１０７の垂直性が低下しているた
め、ソース電極側１０７のサイドエッチングが増大して
しまう理由による。
の実施例とは異なり、図５（ｅ）に示したように、誘電
体膜２の選択的エッチングを行った後、化学増幅レジス
ト層８の開口部断面形状の加工を行っている。これは、
誘電体膜２の選択的エッチング時には、サイドエッチン
グにより、化学増幅レジスト層８のゲート開口パターン
部１０５の開口寸法が広がるが、熱処理加工後に誘電体
膜２の選択的エッチングを行うとゲート開口パターン部
１０５のソース電極側１０７の垂直性が低下しているた
め、ソース電極側１０７のサイドエッチングが増大して
しまう理由による。
【００４６】図７（Ａ）に第３の実施例の図６（ｄ）の
工程を拡大して示した断面を示す。又、図７（Ｂ）に第
３の実施例の図６（ｅ）の後、ソース電極１１５および
ドレイン電極１１４を形成してＧａＡｓ ＭＥＳＦＥＴ
を製造した断面を示す。
工程を拡大して示した断面を示す。又、図７（Ｂ）に第
３の実施例の図６（ｅ）の後、ソース電極１１５および
ドレイン電極１１４を形成してＧａＡｓ ＭＥＳＦＥＴ
を製造した断面を示す。
【００４７】
【発明の効果】以上説明したように本発明は、ゲート抵
抗の低減を目的とした、Ｔ字型ゲート電極の製造方法に
おいて、Ｔ字型ゲート電極の「ひさし」の張り出し部を
形成するために、ゲート電極金属の堆積時に、「ひさ
し」の張り出し部の下部に、熱処理により曲線状の開口
断面形状に加工した化学増幅レジスト層を用い、更に、
この化学増幅レジスト層の開口部分の横方向に、ダミー
開口パターンを配置し、熱処理により化学増幅レジスト
層の開口部分を曲線状の開口断面形状に加工する際に、
「ひさし」の張り出し部の下部の高さを設定可能にでき
るため、ゲート抵抗の低減と、ゲート電極の寄生容量
（特に、ＧａＡｓ ＭＥＳＦＥＴのゲート電極とドレイ
ン電極間の寄生容量Ｃgd）の低減と、を実用化できると
いう効果を有する。
抗の低減を目的とした、Ｔ字型ゲート電極の製造方法に
おいて、Ｔ字型ゲート電極の「ひさし」の張り出し部を
形成するために、ゲート電極金属の堆積時に、「ひさ
し」の張り出し部の下部に、熱処理により曲線状の開口
断面形状に加工した化学増幅レジスト層を用い、更に、
この化学増幅レジスト層の開口部分の横方向に、ダミー
開口パターンを配置し、熱処理により化学増幅レジスト
層の開口部分を曲線状の開口断面形状に加工する際に、
「ひさし」の張り出し部の下部の高さを設定可能にでき
るため、ゲート抵抗の低減と、ゲート電極の寄生容量
（特に、ＧａＡｓ ＭＥＳＦＥＴのゲート電極とドレイ
ン電極間の寄生容量Ｃgd）の低減と、を実用化できると
いう効果を有する。
【図１】本発明の第１の実施例を工程順に示した断面図
である。
である。
【図２】図１に続く工程を順に示した断面図である。
【図３】本発明の第２の実施例を工程順に示した断面図
である。
である。
【図４】図３に続く工程を順に示した断面図である。
【図５】本発明の第３の実施例を工程順に示した断面図
である。
である。
【図６】図５に続く工程を順に示した断面図である。
【図７】第３の実施例の一部を拡大して示した断面図で
ある。
ある。
【図８】従来技術を工程順に示した断面図である。
【図９】他の従来技術を工程順に示した断面図である。
【図１０】図９に続く工程を順に示した断面図である。
１ 半導体基板 ２ 誘電体膜 ３ 第１層目のフォトレジスト ４ 第２層目のフォトレジスト ５ 第３層目のフォトレジスト ６ 第１の導電体 ７ 第１のフォトレジスト層 ８ 化学増幅レジスト層 ９ 第２のフォトレジスト層 １０ 第２の導電体 ２１ ＳｉＯ2 膜 ２２ フォトレジスト ２３ Ａｕ層 １０１ ゲート電極の基部 １０２ 矩形のゲート電極部分 １０３ ゲート電極のひさし部 １０５ ゲート開口パターン部 １０６ ダミー開口パターン部 １０７ ドレイン電極側 １０８ ソース電極側 １１１ 動作層 １１２ コンタクト層 １１３ Ｔ字型ゲート電極 １１４ ドレイン電極 １１５ ソース電極 １１６ リセス部 １１７ 主面
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 Ｌ 7376−4Ｍ
Claims (5)
- 【請求項１】 半導体基板の主面上に誘電体薄膜を堆積
する工程と、前記誘電体薄膜上に化学増幅型レジスト開
口パターンを形成する工程と、熱処理により、化学増幅
型レジスト開口パターンの形状を加工する工程と、前記
化学増幅型レジスト開口パターンをマスクとし、前記誘
電体薄膜を開口形状に加工する工程と、前記化学増幅型
レジスト開口パターンが形成された前記半導体基板の上
部から、全面に第１の導電体を堆積する工程と、前記化
学増幅型レジスト開口パターンの上部に、前記化学増幅
型レジスト開口パターンの開口寸法より大きいフォトレ
ジスト開口パターンを形成する工程と、前記フォトレジ
スト開口パターン内に第２の導電体を堆積する工程と、
前記第２の導電体をマスクとして前記全面に堆積された
第１の導電体を選択的に除去する工程と、前記フォトレ
ジストパターンを除去する工程と、前記化学増幅型レジ
スト開口パターンを除去する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 半導体基板の主面にショットキ障壁ゲー
ト型電界効果トランジスタのコンタクト層が形成され、
前記コンタクト層の下に動作層が形成され、前記コンタ
クト層を選択的にエッチング除去し前記動作層を選択的
に露出させ、しかる後に前記誘電体薄膜を堆積すること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第２の導電体は前記第１の導電体を
電流路としてメッキにより堆積することを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記化学増幅型レジストの開口パターン
の開口断面の横方向に、少なくとも１つのダミー開口パ
ターンを形成し、熱処理により、化学増幅型レジストの
開口パターンとダミー開口パターンの形状を加工するこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項５】 前記第１および第２の導電体によりゲー
ト電極を構成することを特徴とする請求項１に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041643A JPH0815161B2 (ja) | 1993-03-03 | 1993-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041643A JPH0815161B2 (ja) | 1993-03-03 | 1993-03-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260509A true JPH06260509A (ja) | 1994-09-16 |
| JPH0815161B2 JPH0815161B2 (ja) | 1996-02-14 |
Family
ID=12614021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5041643A Expired - Fee Related JPH0815161B2 (ja) | 1993-03-03 | 1993-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815161B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801418A2 (en) * | 1996-04-10 | 1997-10-15 | Murata Manufacturing Co., Ltd. | Method for forming a T-shaped gate electrode in a semi-conductor device, and the T-shaped gate electrode |
| JPH09293736A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 半導体トランジスタの製造方法 |
| US5994753A (en) * | 1997-03-18 | 1999-11-30 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6727126B2 (en) | 2002-01-10 | 2004-04-27 | Murata Manufacturing Co., Ltd. | Masking member for forming fine electrode and manufacturing method therefor, method for forming electrode, and field effect transistor |
| WO2022159354A1 (en) * | 2021-01-20 | 2022-07-28 | Raytheon Company | Asymmetrically angled gate structure and method for making same |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931073A (ja) * | 1982-08-13 | 1984-02-18 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS6143484A (ja) * | 1984-08-07 | 1986-03-03 | Mitsubishi Electric Corp | 半導体装置の電極形成方法 |
| JPS6442817A (en) * | 1987-08-10 | 1989-02-15 | Sumitomo Electric Industries | Formation of mask pattern |
| JPH01170043A (ja) * | 1987-12-25 | 1989-07-05 | Hitachi Ltd | 化合物半導体装置の製造方法 |
| JPH0279437A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0283943A (ja) * | 1988-09-21 | 1990-03-26 | Hitachi Ltd | 化合物半導体集積回路の製造方法 |
| JPH02237040A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体装置 |
| JPH03286538A (ja) * | 1990-04-03 | 1991-12-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1993
- 1993-03-03 JP JP5041643A patent/JPH0815161B2/ja not_active Expired - Fee Related
Patent Citations (8)
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| JPH09293736A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 半導体トランジスタの製造方法 |
| US5994753A (en) * | 1997-03-18 | 1999-11-30 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6727126B2 (en) | 2002-01-10 | 2004-04-27 | Murata Manufacturing Co., Ltd. | Masking member for forming fine electrode and manufacturing method therefor, method for forming electrode, and field effect transistor |
| WO2022159354A1 (en) * | 2021-01-20 | 2022-07-28 | Raytheon Company | Asymmetrically angled gate structure and method for making same |
| US11682721B2 (en) | 2021-01-20 | 2023-06-20 | Raytheon Company | Asymmetrically angled gate structure and method for making same |
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| Publication number | Publication date |
|---|---|
| JPH0815161B2 (ja) | 1996-02-14 |
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