JPH0355852A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0355852A
JPH0355852A JP1192854A JP19285489A JPH0355852A JP H0355852 A JPH0355852 A JP H0355852A JP 1192854 A JP1192854 A JP 1192854A JP 19285489 A JP19285489 A JP 19285489A JP H0355852 A JPH0355852 A JP H0355852A
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layer
opening
intermediate layer
shaped gate
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Junichiro Kobayashi
純一郎 小林
Shigeru Hiramatsu
茂 平松
Hidemi Takakuwa
高桑　秀美
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Original Assignee
Sony Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。
Ａ．産業上の利用分野 Ｂ．発明の概要 Ｃ．従来技術［第８図乃至第１０図］ ａ．第１の従来例［第８図］ ｂ．第２の従来例［第９図］ Ｃ．第３の従来例［第１０図］ Ｄ．発明が解決しようとする問題点 Ｅ．問題点を解決するための手段 Ｆ．作用 Ｇ．実施例［第１図乃至第７図］ ａ．第１の実施例［第１図乃至第５図］ｂ．第２の実施
例［第６図、第７図］ Ｈ．発明の効果 （Ａ．産業上の利用分野） 本発明は半導体装置の製造方法、特に化合物半導体基板
等の基板上に丁字形ゲート（マッシュルーム形状のゲー
ト）を有する半導体装置の製造方法に関する。
（Ｂ．発明の概要） 本発明は、上記の半導体装置の製造方法において、 丁字形ゲートの形成にあたって必要なりフトオフをし易
くするため、 基板上に第１の１／ジスト層、中間層及び第２のレジス
ト層を順次形威し，、該第２のレジスト層をパターニン
グして開口部を形成し、上記中間層をオーバーエッチン
グして第２のレジスト層の開口部よりも大きな開口部を
形成し、その後第１のレジスト層に第１のレジスタ層の
開口部よりも小さな開口部を形成するものである。
（Ｃ．従来技術）［第８図乃至第ｌＯ図］１−Ｉ　Ｅ　
Ｍ　Ｔ等の超高速トランジスタにおいては、ゲート長を
短＜シつつゲ・一トの抵抗を小さくするためゲートの断
面形状を丁字形（マッシュルーム形状）にする必要があ
る。
（ａ．第１の従来例）［第８図］ 第８図（Ａ）乃至（Ｆ）はそのような丁字形ゲートの形
成方法の第１の従来例を工程順に示す断面図である。
（Ａ）同図（Ａ）に示すように化合物半導体基板ａ上に
第１のレジスト層ｂ及び第２のレジスト層Ｃを順次形成
する． （Ｂ）次に，同図（Ｂ）に示すように比較的低エネルギ
ーの電子ビームによって第２のレジスト層Ｃに対して露
光処理を施す。電子ビームのエネルギーを低くするのは
第１のレジスト層ｂが露光しないようにするためである
．ｄは第２のレジスト層Ｃの露光部分を示す。
（Ｃ）次に、同図（Ｃ）に示すように比較的高いエネル
ギーで第１のレジスト層ｂを露光する。
ｅは第１のレジスト層ｂの露光部分を示す。この露光部
分ｅの面積は第２のレジスト層Ｃの露光部分ｄの面積よ
りも相当に小さい。
（Ｄ）次に、現像処理によって同図（Ｄ）に示すように
第２のレジスト層Ｃ及び第１のレジスト層ｂをバターニ
ングする。
（Ｅ）次に、同図（Ｅ）に示すようにゲート材料膜、例
えばアルミニウム膜ｆを蒸着により形成する。すると、
第１のレジスト層ｂの開口部に丁字形ゲートｇが形成さ
れる。
（Ｆ）その後、同図（Ｆ）に示すように第１のレジスト
層ｂ及び第２のレジスト層Ｃを第２のレジスト層Ｃ上の
アルミニウム膜ｆもろとも除去する。
これにより丁字形ゲートｇの形成が終了する。
（ｂ．第２の従来例）［第９図］ 第９図は第８図に示した丁字形ゲートの形或方法を一部
変更した第２の従来例を示す断面図である。
本丁字形ゲートの形成方法は基板ａ上に第１のレジスト
層ｂ及び第２のレジスト層Ｃを順次形成するが、第１の
レジスト層ｂとして第２のレジスト層Ｃよりも低感度の
ものを選び、第９図に示すように１回の露光処理で両方
のレジスト層ｂ、Ｃを露光するようにしたものである。
下層のレジスト層である第１のレジストｌｂに形成する
開口部は上層のレジスト層である第２のレジスト層Ｃに
形成する開口部よりも小さ＜シ，なければならないが、
それを第１のレジスト層ｂと第２のレ・２スト層Ｃとで
感度を異ならせることにより１回の露光処理で露光を済
まずのが本方法である。
（ｃ．第３の従来例）［第１０図］ 第ｌＯ図（Ａ）乃至（Ｅ）は丁字形ゲートの形成方法の
第３の従来例を工程順に示す断面図である。
（Ａ）基板ａ上に第１のレジスト層ｂを形成した後、電
子ビームにより第１のレジスト層ｂを露光し、その後現
像して開口部ｈを形成する。
（Ｂ）次いで、ゲート材料（例えばアルミニウム）膜を
蒸着し、第１のレジスト層ｂをリフトオフすることによ
り同図（Ｂ）に示すようにゲートｆを形成する。但し、
このゲートｆはこの段階ではマッシュルームの頭部にあ
たる部分がない。
（Ｃ）次いで、同図（Ｃ）に示すように、基板ａ上にＳ
ｉＮ膜ｉ及び第２のレジスト層Ｃを順次形成する。
（Ｄ）次いで、第２のレジスト層Ｃを電子ビームにより
露光し、現像して同図（Ｄ）に示すようにゲートｆの形
成された部分に上記開口部ｈよりも大きな開口部ｊを形
成する。
（Ｅ）次に、同図（Ｅ）に示すように丁字形ゲートの頭
部を形成すべくゲート材料膜ｋを蒸着により形成する。
その後は第８図に示す従来例の場合と同様にリフトオフ
して基板ａ上に丁字形ゲートのみを残存させる。
（Ｄ。発明が解決しようとする問題点）ところで．第８
図、第９図に示した従来の丁字形ゲートの形成方法には
、第１のレジスト層ｂと第２のレジスト層Ｃの膜厚、感
度のバラッキにより現像後における開口部の大きさにバ
ラッキが生じ、丁字形ゲートの大きさ、断面形状の再現
性が悪いという欠点があるが、それと共にリフトオフ性
が良くないという問題もあった。
また、第１０図に示した従来の丁字形ゲートの形成方法
には描画に時間がかかる電子ビームによる露光工程が２
回必要となり、スルーブットが悪いという欠点があるが
、それと共にリフトオフ性が良くないという問題もあっ
た。
以上に述べたように、第８図乃至第１０図に示した丁字
形ゲートの形成方法の各従来例には共通してリフトオフ
性が不充分で丁字形ゲートを形成しにくく歩留りが悪い
という問題を有していた。
そこで、本発明は丁字形ゲートの形成にあたって必要な
りフトオフをし易くすること、即ちリフトオフ性を高め
ることを目的とする。
（Ｅ．問題点を解決するための手段） 本発明半導体装置の製造方法は上記問題点を解決するた
め、基板上に第１のレジスト層、中間層及び第２のレジ
スト層を順次形成し、該第２のレジスト層をパターニン
グして開口部を形成し、上記中間層をオーバーエッチン
グして第２のレジスト層の開口部よりも大きな開口部を
形成し、その後第ｌのレジスト層に開口部を形成するこ
とを特徴とする。
（Ｆ．作用） 本発明半導体装置の製造方法によれば、第１のレジスト
層と第２のレジスト層との間に中間層を介在せしめ、第
２のし・ジスト層のパターニング後このパターンにより
形成された開口部を通じて中間層をオーバーエソチング
して第１のレジスト層がアンダーカットされるようにし
、その後第１のレジスト層のパターニングを行なうので
、リフトオフ性を著しく向上させることができる。
（Ｇ，実施例）［第ｌ図乃至第７図１ 以下、本発明半導体装置の製造方法を図示実施例に従っ
て詳細に説明する。
（ａ．第１の実施例）［第１図乃至第５図］第１図（Ａ
．）乃至（Ｌ）は本発明半導体装置の製造方法の一つの
実施例を工程順に示す断面図である。
（Ａ）先ず、同図（Ａ）に示すように化合物半導体基板
（例えばＧａＡｓ基板）１の表面上に選択的にソース電
極・ドレイン電極（ＡｕＧｅ／Ｎｉ）２を形或する。
（Ｂ）次に、同図（Ｂ）に示すようにマークを形成すべ
き部分に例えば金、クロムあるいはチタンからなる反射
膜（厚さ１　０００人以下）３を形成する。該反射膜３
は後でそれより上側に形成される例えばアルミニウムか
らなる中間層による位置合せマークの下地になるという
条件さえ満たせば良く、パターン、位置精度は高いこと
が要求されない。この反射膜３は後で電子ビームにより
位置合せマークを位置検出して位置合せをする際にマー
クとそうでない部分の反射電子（二次電子）の強度比を
充分に得るようにするために形成するものである。従っ
て、形成しなくてもその反射電子の強度比が必要なだけ
得られる場合にはこの反射膜３は形成する必要がない。
（Ｃ）次に、同図（Ｃ）に示すように、基板１上に第１
のレジスト層４、中間Ｎ５及び第２のレジスト層６を順
次形成する。
第１のレジスト層４は電子線により露光するボジ型のも
の［例えば東京応化製のＯＥＢＲ−１０１０（商品名）
］で、厚さは例えば０．４μｍ程度である。
中間Ｍ５は例えばルミニウムからなり、厚さは例えば１
　０００人程度である。この中間層５は後で説明するが
リフトオフ性を良くするという重要な役割を果たすが、
更に本実施例においては第２のレジスト層６の露光に際
して遮光して第１のレジスト層４が露光するのを防止す
る役割を担い、また第２のレジスト層６のバターニング
後第１のレジスト層４を露光するに際しての位置合せの
基準となるマークにもなる。
第２のレジスト層６はＤＵＶ光により露光する例えばボ
ジ型のもの［例えば東京応化製のＯＤＵＲ−１０ｉ０　
（商品名）］で、厚さは例えば１，２μｍである。
（Ｄ）次に、第１図（Ｄ）に示すように、第１のレジス
ト層６に対してＤＵＶ光により露光処理を施す。この露
光はゲート引き出し部を含め丁字形ゲートを形成すべき
場所に対して選択的に行なうが、マークを形成すべき部
分においてはマークとなる部分を避ける。
この露光工程において、中間層５は露光用の光線である
Ｄ　Ｕ　Ｖ光に対して遮光膜として機能し第１のレジス
タ層４の露光を確実に防正することができる。
（Ｅ）次に、同図（Ｅ）に示すように第２のレジスト層
６を現像して丁字形ゲートを形成すべき部分に開口部７
を形成する６尚、マークを形成すべき部分においては、
マークとなる部分に第２のレジスト層６が残存する。
（Ｆ）次に、同図（Ｆ）に示すように第２のレジスト層
６をマスクとして中間Ｎ５を溶演エッチングにより選択
的に除去する。尚、マークを形或すべき部分において中
間層５の第２のレジスト層６によってマスクされて残存
した部分５ａが位置合せ用のマークとなる。
（Ｇ）次に、第１図（Ｇ）に示すように電子ビームによ
り第１のレジスト層４に対して露光処理を施す。この露
光は丁字形ゲートの基板ｌに接する部分を開口させるた
めに行なうものであり、露光部分は開口部７内に位置し
該開口部７よりも幅が狭くなければならない。この露光
部分の開口部７に対する位置は非常に高精度でなければ
ならないが、その位置合せは上記中間層からなる上記位
置合せ用のマーク５ａを基準として行なう。従って、必
要な高い位置合せ精度を得ることができる。
尚、位置合せマーク６はこの露光にあたっての位置合せ
が終わると役割を果たし終える。
ところで、この電子ビームによる露光の際に中間Ｎ５は
露光された部分のチャージアップを抑制する役割を果た
す。この点について詳しく説明すると、電子ビームで露
光する場合にはレジスト層の露光された部分がチャージ
アップし、新たに照射されてくる電子ビームに反発力を
及ぼす。この反発力は電子ビームを目的地から逸らそう
とするので、露光箇所を大きくしたり、露光位置精度を
低くしたりする原因となる。
しかし、本半導体装置の製造方法においては露光される
場所の近傍に導電性を有する中間層５があるので、露光
部分の電荷が中間Ｍ５を通じて逃散し易くなる。従って
、中間層５がチャージアップを抑制する働きをするので
ある。
（Ｈ）次に、同図（Ｈ）に示すように中間層５に対して
開口部７を通じてオーバーエッチング処理を施す。この
エッチングは第１のレジストＨ４と第２のレジスト層６
との間に隙間（第２のレジスト層６にとってのアンダー
エッチング部分）８を生ぜしめるためのもので、サイド
エッチング量は例えば１μｍ程度である。そして、この
隙間８を設けることによって後のりフトオフがし易くな
る。
（Ｉ）次に、同図（Ｉ）に示すように第１のレジスト層
４に対して現像処理を施す。９はこの現像処理によって
形成された開口部で、この部分に丁字形ゲートの下部が
入ることになる。
尚、この現像の際に第ｌのレジスト層１の下面が破線で
示すように侵蝕されることがある。１０は侵蝕部分を示
す。この侵蝕部分１０はリフトオフ性を高める働きをす
る。
（Ｊ）次に、第１図（Ｊ）に示すように、第２のレジス
ト層４をマスクとして基板１の表面部をリセスエッチン
グすることによりトランジスタのピンチオフ電圧が低下
するようにする。１１はリセスエッチングされた部分で
ある。
（Ｋ）次に、同図（Ｋ）に示すようにゲート材料膜、例
えばアルミニウム膜（膜厚例えば５０００人）１２を蒸
着により形或する。これはソース側オフセットの斜め蒸
着により行なっても良いし、オフセット無しの蒸着によ
り行なっても良い。
この蒸着により第１のレジスト層４の開口部に丁字形ゲ
ート１３が形成される。１３ａは丁字形ゲート１３の引
き出し部である。尚、この丁字形ゲート１３の引き出し
部１３は後で詳しく説明するがソース電極又はドレイン
領域をエアーブリッジ状に跨ぐように形成される。
（Ｌ）その後、第１のレジスト層４、第２のレジスト層
６を中間層５ごとリフトオフする。すると、同図（Ｌ）
に示すように丁字形ゲートｌ３が形成された状態になる
。
このリストオフは、第１のレジスト層４と第２のレジス
ト層６との間にオーバーエツチグされた中間層５があり
、第２のレジスト層６はアンダーエッチングされた状態
なので非常にスムーズに行ない得る。即ち、リフトオフ
性が高い。従って、丁字形ゲート１３を正常に、信頼性
良く形成することができるのである。
第２図は丁字形ゲート形成後における平面図であり、第
１図（Ａ）乃至（Ｌ）のゲート部分は第２図のＡ−Ａ線
に沿う部分にあたり、同じくゲート引き出し部分は第２
図のＢ−Ｂ線に沿う部分にあたる。
第３図は第２図のＣ−Ｃ線に沿う断面図である。同図に
おいて１４はバシベーション膜であるが、このバシベー
ション膜１４は丁字形ゲートｌ３の形成後に形成される
ので第１図には図示されていない。
１５は丁字形ゲート１３、丁字形ゲート引き出し部１３
ａ１電極２及びパシベーション膜１４によって密閉され
た空間で、エアーで満たされている。このようにすると
，ゲート・基板間寄生容量を小さくすることができる。
というのは、エアー（空気）は誘電率が最も小さいから
である。
本実施例においてはゲートの引き出しをエアーブリッジ
式で行なっているが、レジスト層として間に中間層を介
して第１のレジスト層と第２のレジスト層を形成し、そ
の第１のレジスト層をゲート引き出し部分１３ａと基板
１との間の過渡的なスベーサとして利用することができ
るので、引き出し部形成のためだけの特別の工程を設け
ることなくゲートの引き出しを行なうことができる。
ここで、本実施例におけるゲートの引き出し方法を第４
図及び第５図に示した従前のゲート引き出し技術と比較
する。第４図は最も単純なゲート引き出し技術を示す平
面図で、本技術においてはソース電極２とドレイン電極
２のうちの一方を分断し、その分断した部分に丁字形ゲ
ート１３の弓き出し部１３ａを通すようにしている。
ところで、このようにすれば、分断された部分があるた
めその分ｇｍが小さくなるし、また、ゲート・チャンネ
ル間の寄生容量は大きくなるという問題があった。
第５図はその問題を解決した半導体装置の平面図で、丁
字形ゲート１３の引き出し部１３ａをエアーブリッジ状
に形成したものである。
即ち、丁字形ゲート１３の引き出し部１３ａを例えばソ
ース電極２を跨ぐようにに形成したものである。しかし
、従来においては、丁字形ゲート１とその引き出し部１
３とはそれぞれ別の工程で形成しており、工程数が多く
なるという問題があった。即ち、丁字形ゲート１３の形
成後、引き出し部１３ａを形成していた。また、丁字形
ゲート１３の引き出し部１３ａとの間に接触抵抗が介在
したりしてゲート抵抗が大きくなる問題や、位置合せが
難しいという問題もあった。
しかし、第１図に示した本半導体装置の製造方法におい
ては第ｌのレジスト層４を一時的なスペーサとしてゲー
ト引き出し部１３ａｆ！：Ｔ字形ゲート１３と同時に形
成するのでそのような問題はないのである。
尚、上記実施例においては、中間層５により位置合せマ
ーク５ａを形成し、このマーク５ａを第１のレジスト層
４の露光の際の位置合せの基準に用いていたが、必ずし
もこのようにすることは必要でない。そして、このマー
ク５ａを形成せず、別の位置合せ方法を用いる場合には
、第２のレジスト層４の露光と中間層５のオーバーエッ
チングの順序は逆であっても良い。即ち、露光してから
中間層５をオーバーエッチングするのではなく、中間層
５をオーバーエッチングしてから第２のレジスト層４を
露光するようにしても良い。
（ｂ．第２の実施例）［第６図、第７図］第６図（Ａ）
乃至（Ｈ）は本発明半導体装置の製造方法の他の実施例
を工程順に示す断面図である。
（Ａ）同図（Ａ）に示すように、基板ｌ上にソース電極
・ドレイン電極２を形成した後、第ｌのレジスト層４、
中間層５、第２のレジスト層６を順次形成する。第１の
レジスト層４は電子ビームで露光するボジ型のレジスト
［例えば東京応化製ＯＥＢＲ−１０１０　（商品名）］
で、膜厚が例えば０．３μｍである。中間層５は例えば
アルミニウムからなり、膜厚が１　０００人である。第
２のレジスト層６は第１のレジスト層４と同じく電子ビ
ームで露光するボジ型のレジスト［例えば東京応化製Ｏ
ＥＢＲ−１０１０　（商品名）］で、膜厚が例えば０．
６μｍである。
尚、このように第１のレジスト層と第２のレジスト層は
同じ特性を有していても良いが、異なっていても良い。
しかし、第２のレジスト層の感度が第１のレジスト層の
第１のレジスト層の感度よりも低いのは好ましくない。
というのは、第２のレジスト層に形成する開口部よりも
第１のレジスト層に形成する開口部を確実に小さくする
必要があるからである。
（Ｂ）次に、同図（Ｂ）に示すように、丁字形ゲートを
形成すべきところを露光する露光処理を電子ビームによ
り行なう。
この露光処理は第２のレジスト層６に対してのみならず
第１のレジスト層４に対しても露光するものである点で
第１の実施例を全く異なっている。従って、第１の実施
例のように第２のレジスト層のパターニングののち第ｌ
のレジスト層に対して露光する際にマーク５ａを基準と
して位置合せをするということは全く必要ではない。従
って、マーク５ａも形成する必要がなく、延いては第１
の実施例における反射膜３の形或も全く必要ではない。
尚、中間層５は０．１μｍ程度の厚さでは電子ビームに
対しては遮光効果を持ち得ないので、第２のレジスト層
６だけでなく中間層５越しに第１のレジスト層４も露光
され得るのである。ちなみに、第１の実施例においては
第２のレジスト層６の露光用光線としてＤＵＶ光を用い
ており、中間層５はそれに対して遮光膜として機能する
が、本実施例においては電子ビームにより露光すること
により中間層５を透過させて第１のレジスト層４を第２
のレジスト層６と同時に露光させるのである。
ところで、第１のレジスト層４に形成すべき開口部は第
２のレジスト層６に形成すべき開口部よりも小さくなけ
ればならないが、中間層５には第７図に示すようにフィ
ルタ効果があるので第１のレジスト層４の露光部面積を
、第２のレジスト層６の露光部面積よりも狭くすること
ができ、第１のレジスト層４と第２のレジスト層６に形
成すべき開口部の大小関係を所望通りにできる。即ち、
照射された電子ビームのエネルギー分布は第２のレジス
ト層６内におけるよりも中間層５を透過した第１のレジ
スト層５内における方が狭くなる。従って、第１のレジ
スト層４の露光部面積を第２のレジスト層６のそれより
も小さくすることができるのである。
（Ｃ）次に、第６図（Ｃ）に示すように第１のレジスト
層６を現像し、開口部７を形成する。この場合、開口部
７の大きさは現像時間等によって任意に調節することが
できる。そして、この現像に際して中間層５は第１のレ
ジスト層４が侵蝕されるのを完全に防止するマスクとし
て機能する。
（Ｄ）次に、同図（Ｄ）に示すように中間層５をオーバ
ーエッチングすることにより第１のレジスト層４と第２
のレジスト層６との間に隙間８を設ける。こうすること
によりリフトオフ性を高めることは第１の実施例の場合
と同様である。
（Ｅ）次に、同図（Ｅ）に示すように第１のレジスト層
４を現像して開口部９を形成する。この時、若干第２の
レジスト層６が侵蝕されて開口部７がやや大きくなる。
これはリフトオフ性の向上につながる。
（Ｆ）次に、同図（Ｆ）に示すように第１のレジスト層
４をマスクとして基板１の表面部をリセスエッチングす
る。１１はリセスエッチング部分である。
（Ｇ）次に、同図（Ｇ）に示すように、ゲート材料（例
えばアルミニウム）膜１２を蒸着により形成する。する
と、第１のレジスト層４の開口部９に丁字形ゲート１３
が形成される。
（Ｈ）その後、リフトオフすると同図（Ｈ）に示すよう
に基板１上に丁字形ゲート１３が形戊された状態になる
。
中間層５のオーバーエッチングにより生じた第２のレジ
スト層６にとってのアンダーカット部分８及び第１のレ
ジスト層４の現像による第２のレジスト層６の丸み、く
びれによって、リフトオフ性が高くなっているので、こ
のリフトオフをスムーズに行なうことができる。
尚、本実施例においても露光の際に中間層５がチャージ
アップ抑制効果を持つ。
また、中間層５は本実施例においてはアルミニウムによ
り形成されていたが必ずしもそのようにする必要ではな
い。また金属であることも必ずしも必要ではなく、絶縁
膜でも良い。要は中間層として与えらえた役割を果たせ
さえすれば何であつてち良い。これは第１の実施例にお
いてもいい得ることである。但し、中間層５を絶縁材料
で形成した場合にはチャージアップ防止効果は得られな
くなる。
本半導体装置の製造方法によれば、丁字形ゲート形成の
ための露光が電子ビームによる１回の描画で済み、第１
の実施例におけるような２回の露光そして、その間の位
置合せは必要ではないのでスルーブットの向上を図るこ
とができる。
そして、第２のレジスト層６の開口部７の大きさは第２
のレジスト層６に対する現像時間等によって制御でき、
その際中間層５によって第１のレジスト層４を完全にマ
スクできる。従って、第１のレジスト層４の開口部９と
第２のレジスト層６の開口部７の大きさをそれぞれ独立
して制御できる。
（Ｈ．発明の効果） 以上に述べたように、本発明半導体装置の製造方法は、
基板上に第１のレジスト層、中間層及び第２のレジスト
層を順次形成し、該第２のレジスト層の丁字形ゲートを
形成すべき位置を除去して開口部を形成し、該開口部に
露出する中間層をオーバーエッチングして該開口部より
も大きな開口部を該中間層に形成し、その後、第１のレ
ジスト層に第２のレジスト層の開口部内に位置しこれよ
り小さな開口部を形或することを特徴とするものである
。
従って、本発明半導体装置の製造方法によれば、第１の
レジスト層と第２のレジスト層との間に中間層を介在せ
しめ、第２のレジスト層のバターニング後このパターン
により形或された開口部を通じて中間層をオーバーエッ
チングして第１のレジスト層がアンダーカットされるよ
うにし、その後第１レジスト層のバターニングを行なう
ので、リフトオフ性を著しく向上させることができる。
【図面の簡単な説明】
第１図乃至第５図は本発明半導体装置の製造方法の第１
の実施例を説明するためのもので、第１図（Ａ）乃至（
Ｌ）は半導体装置の製造方法を工程順に示す断面図、第
２図は半導体装置の平面図、第３図は第２図のＣ−Ｃ線
に沿う断面図、第４図はゲート引き出しの一つの背景技
術を示す平面図、第５図はゲート引き出しの別の背景技
術を示す断面図、第６図（Ａ）乃至（Ｈ）は本発明半導
体装置の製造方法の第２の実施例を工程順に示す断面図
、第７図は中間層のフィルター効果の説明図、第８図（
Ａ）乃至（Ｆ）は第１の従来例を工程順に示す断面図、
第９図は第２の従来例を示す断面図、第１０図（Ａ）乃
至（Ｅ）は第３の従来例を工程順に示す断面図である。 符号の説明 ｌ・・・基板、４・・・第１のレジスト層、５・・・中
間層、 ６・・・第２のレジスト層、 ７・・・第２のレジスト層の開口部、 ８・・・中間層の開口部、 ９・・・第ｌのレジスト層の開口部。 出 願 人 ソニ 株 式 社 −Ｐ面図 第２図 Ｃ−Ｃ線視断面図 第３図 第４図 第５図 第１の往来例を工程１１＃ｃ：示す断面図第８図 ｒ一　寸Ｌｌ”１４１フ αコ　０

Claims (1)

    【特許請求の範囲】
  1. （１）基板上に第１のレジスト層、中間層及び第２のレ
    ジスト層を順次形成し、 上記第２のレジスト層のＴ字形ゲートを形成すべき部分
    を除去して開口部を形成し、 上記開口部に露出する中間層をオーバーエッチングして
    該開口部よりも大きな開口部を該中間層に形成し、 その後、第１のレジスト層に、第２のレジスト層の開口
    部内に位置しこれより小さな開口部を、形成することを
    特徴とする半導体装置の製造方法
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EP90114169A EP0410385B1 (en) 1989-07-25 1990-07-24 Method of manufacturing a semiconductor device comprising a T-gate
DE69023976T DE69023976T2 (de) 1989-07-25 1990-07-24 Verfahren zur Herstellung eines Halbleiterbauelementes mit einem T-Gate.
KR1019900011235A KR910003752A (ko) 1989-07-25 1990-07-24 반도체장치의 제조방법

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5824575A (en) * 1994-08-22 1998-10-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03248439A (ja) * 1990-02-26 1991-11-06 Rohm Co Ltd 化合物半導体装置の製造方法
FR2663155B1 (fr) * 1990-06-12 1997-01-24 Thomson Composants Microondes Procede de realisation d'une grille de transistor.
JPH04130619A (ja) * 1990-09-20 1992-05-01 Mitsubishi Electric Corp 半導体装置の製造方法
JPH04155835A (ja) * 1990-10-18 1992-05-28 Mitsubishi Electric Corp 集積回路装置の製造方法
US5185278A (en) * 1990-10-22 1993-02-09 Motorola, Inc. Method of making self-aligned gate providing improved breakdown voltage
JPH0575139A (ja) * 1991-09-12 1993-03-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5328868A (en) * 1992-01-14 1994-07-12 International Business Machines Corporation Method of forming metal connections
US5304511A (en) * 1992-09-29 1994-04-19 Mitsubishi Denki Kabushiki Kaisha Production method of T-shaped gate electrode in semiconductor device
US5288660A (en) * 1993-02-01 1994-02-22 Avantek, Inc. Method for forming self-aligned t-shaped transistor electrode
EP0642175B1 (en) * 1993-09-07 2004-04-28 Murata Manufacturing Co., Ltd. Semiconductor element with Schottky electrode and process for producing the same
JP2565119B2 (ja) * 1993-11-30 1996-12-18 日本電気株式会社 パターン形成方法
JP2725592B2 (ja) * 1994-03-30 1998-03-11 日本電気株式会社 電界効果トランジスタの製造方法
US5486483A (en) * 1994-09-27 1996-01-23 Trw Inc. Method of forming closely spaced metal electrodes in a semiconductor device
JPH08111424A (ja) * 1994-10-11 1996-04-30 Mitsubishi Electric Corp 半導体装置の製造方法
US5693548A (en) * 1994-12-19 1997-12-02 Electronics And Telecommunications Research Institute Method for making T-gate of field effect transistor
JP3336487B2 (ja) * 1995-01-30 2002-10-21 本田技研工業株式会社 高周波トランジスタのゲート電極形成方法
US5733827A (en) * 1995-11-13 1998-03-31 Motorola, Inc. Method of fabricating semiconductor devices with a passivated surface
JP3332851B2 (ja) * 1998-04-22 2002-10-07 松下電器産業株式会社 半導体装置の製造方法
US7008832B1 (en) 2000-07-20 2006-03-07 Advanced Micro Devices, Inc. Damascene process for a T-shaped gate electrode
US6270929B1 (en) * 2000-07-20 2001-08-07 Advanced Micro Devices, Inc. Damascene T-gate using a relacs flow
US6524937B1 (en) * 2000-08-23 2003-02-25 Tyco Electronics Corp. Selective T-gate process
JP4093395B2 (ja) * 2001-08-03 2008-06-04 富士通株式会社 半導体装置とその製造方法
US7892710B2 (en) * 2004-05-27 2011-02-22 University Of Delaware Method for making three-dimensional structures on a substrate having micron dimensions, and an article of manufacture three-dimensional objects on a substrate with micron dimensions
US8981876B2 (en) 2004-11-15 2015-03-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Piezoelectric resonator structures and electrical filters having frame elements
US20080305442A1 (en) * 2007-06-05 2008-12-11 Tdk Corporation Patterned material layer, method of forming the same, microdevice, and method of manufacturing the same
US9243316B2 (en) 2010-01-22 2016-01-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Method of fabricating piezoelectric material with selected c-axis orientation
US8796904B2 (en) 2011-10-31 2014-08-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Bulk acoustic resonator comprising piezoelectric layer and inverse piezoelectric layer
US8283221B2 (en) * 2010-01-25 2012-10-09 Ishiang Shih Configuration and manufacturing method of low-resistance gate structures for semiconductor devices and circuits
US8962443B2 (en) * 2011-01-31 2015-02-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor device having an airbridge and method of fabricating the same
US9401692B2 (en) 2012-10-29 2016-07-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator having collar structure
US9490771B2 (en) 2012-10-29 2016-11-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator comprising collar and frame
US9490418B2 (en) 2011-03-29 2016-11-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator comprising collar and acoustic reflector with temperature compensating layer
US9385684B2 (en) 2012-10-23 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator having guard ring
US9728444B2 (en) * 2015-12-31 2017-08-08 International Business Machines Corporation Reactive ion etching assisted lift-off processes for fabricating thick metallization patterns with tight pitch

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3874916A (en) * 1972-06-23 1975-04-01 Radiant Energy Systems Mask alignment system for electron beam pattern generator
US3994758A (en) * 1973-03-19 1976-11-30 Nippon Electric Company, Ltd. Method of manufacturing a semiconductor device having closely spaced electrodes by perpendicular projection
US4283483A (en) * 1979-07-19 1981-08-11 Hughes Aircraft Company Process for forming semiconductor devices using electron-sensitive resist patterns with controlled line profiles
JPS5811512B2 (ja) * 1979-07-25 1983-03-03 超エル・エス・アイ技術研究組合 パタ−ン形成方法
JPS56133876A (en) * 1980-03-24 1981-10-20 Nippon Telegr & Teleph Corp <Ntt> Manufacture of junction type field effect semiconductor device
US4440804A (en) * 1982-08-02 1984-04-03 Fairchild Camera & Instrument Corporation Lift-off process for fabricating self-aligned contacts
JPS59141222A (ja) * 1983-01-31 1984-08-13 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS59232423A (ja) * 1983-06-15 1984-12-27 Matsushita Electric Ind Co Ltd パタ−ン形成方法
GB2156579B (en) * 1984-03-15 1987-05-07 Standard Telephones Cables Ltd Field effect transistors
JPS60231331A (ja) * 1984-04-27 1985-11-16 Fujitsu Ltd リフトオフ・パタ−ンの形成方法
US4618510A (en) * 1984-09-05 1986-10-21 Hewlett Packard Company Pre-passivated sub-micrometer gate electrodes for MESFET devices
IT1184723B (it) * 1985-01-28 1987-10-28 Telettra Lab Telefon Transistore mesfet con strato d'aria tra le connessioni dell'elettrodo di gate al supporto e relativo procedimento difabbricazione
US4599790A (en) * 1985-01-30 1986-07-15 Texas Instruments Incorporated Process for forming a T-shaped gate structure
IT1190294B (it) * 1986-02-13 1988-02-16 Selenia Ind Elettroniche Una struttura di fotopolimero a multistrati (mlr) per la fabbricazione di dispositivi mesfet con gate submicrometrico e con canale incassato (recesse) di lunghezza variabile
WO1989002652A1 (en) * 1987-09-14 1989-03-23 Hughes Aircraft Company Processes for preparing t-gate and transistor, and t-gate and transistor fabricated thereby

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5824575A (en) * 1994-08-22 1998-10-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
EP0410385A3 (en) 1991-05-02
DE69023976T2 (de) 1996-07-18
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DE69023976D1 (de) 1996-01-18
US5006478A (en) 1991-04-09
KR910003752A (ko) 1991-02-28
EP0410385B1 (en) 1995-12-06

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