JP2591454B2 - 電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】半導体の製造方法に関し、特に、
リセス構造を有する電界効果トランジスタの製造方法に
関する。

【０００２】

【従来の技術】図１９は、特開平４−１３７７３７号公
報に開示されている従来の２段のリセス構造を有する電
界効果トランジスタ（以下、ＦＥＴと称する）の製造方
法を示す工程断面図である。図１９（ａ）に示すよう
に、活性層２を有する半導体基板１上にソース電極３お
よびドレイン電極４を形成した後、絶縁膜５を堆積す
る。次に図１９（ｂ）に示すように、レジストパターン
６を形成し、図１９（ｃ）に示すように、前記絶縁膜パ
ターン上にゲート開口のレジストパターン７を形成す
る。次に図１９（ｄ）に示すように、レジスト７をマス
クに絶縁膜５を異方性エッチングする。次に図１９
（ｅ）に示すように、レジスト７および絶縁膜５をマス
クに活性層２のリセスエッチングを行う。次に図１９
（ｆ）に示すように、ウエットエッチングにより絶縁膜
５を完全に除去する。次に図１９（ｇ）に示すように、
レジスト６のみをマスクに２段めのリセスエッチングを
行う。次に図１９（ｈ）に示すように、ゲート電極８を
蒸着する。最後に図１９（ｉ）に示すようにリフトオフ
を行って、２段リセスを有するＦＥＴを形成する。

【０００３】

【発明が解決しようとする課題】リセス構造を有するＦ
ＥＴの従来の製造方法では、上記のように構成されてい
たため、図１９（ｉ）でのリセスの端部とゲート電極端
部の距離（Ｌ_gsr およびＬ_gdr ）を制御することが困難
であった。すなわち、例えば耐圧が重要なパラメータで
ある高出力ＦＥＴを作製する場合、ステッパ露光器の目
合わせ精度が０．１μｍ程度あることを考慮すると、３
Ｖ以上の耐圧の変動を起こすという欠点がある。これは
ソース抵抗の増大を抑えるために、ソース電極側のリセ
ス端とゲート端の距離（図１９のＬ_gsr ）をドレイン電
極側のリセス端とゲート電極端との距離（図１９のＬ
_gdr ）より小さくする構造をとるゲート構造（以後、オ
フセットゲート構造と称する）を採用した場合にも同様
な問題点が生ずる。このオフセットゲート構造を形成す
るために、特開平４−１９６５４２号公報に記載の技術
ではＴｉの斜め蒸着工程およびレジストと半導体活性層
の絶縁膜を除去する工程を利用している。しかしなが
ら、絶縁膜除去寸法の制御性も０．１μｍ以下にするこ
とは難しく、耐圧およびソース抵抗のばらつきを生じる
ことは同様である。

【０００４】前述の絶縁膜の除去工程の寸法制御ができ
ないことを解決するために、特開平４−１９６５４２号
公報ではソース電極およびドレイン電極にサイドウォー
ルを形成する工程を適用している。しかしながらこの方
法でも、前述のゲートリセス間距離Ｌ_gsr ，Ｌ_gdr の制
御性はステッパ露光器の目合わせ精度によっており、耐
圧、ソース抵抗のばらつきを低減するものではない。ま
た、サイドウォールの膜厚は大きくても０．５μｍ程度
が限界であり、ドレイン電極とリセス端までを例えば１
μｍ以上にとることができず、破壊耐圧等が小さくなる
という問題もある。

【０００５】本発明の目的は、上述の問題点を解決し、
ゲート電極端とリセス端との距離を制御することができ
る電界効果トランジスタの製造方法を提供することにあ
る。

【０００６】

【課題を解決するための手段】本発明は、１段以上のリ
セス構造を有する電界効果トランジスタの製造方法にお
いて、半導体活性層上にソース電極およびドレイン電極
を形成する工程と、前記ソース電極、ドレイン電極およ
び半導体活性層上に絶縁膜を形成する工程と、ゲート開
口寸法に相当する開口を有し、ゲート電極とリセス端の
距離を規定する第１のレジストをパターン形成する工程
と、前記第１のレジストをマスクに前記絶縁膜をエッチ
ングする工程と、前記パターン上にゲート開口パターン
を露出させる開口パターンを第２のレジスト上に形成す
る工程と、前記第１のレジストおよび第２のレジストを
マスクとして前記絶縁膜をエッチングし前記半導体活性
層を露出させる工程と、前記第１のレジストおよび第２
のレジストをマスクに前記半導体活性層を１段以上にエ
ッチングする工程と、ゲート電極となる導電層を全面に
被着した後、第１のレジストパターンおよび第２のレジ
ストパターンをリフトオフにより全面除去してゲート電
極を形成する工程と、を含むことを特徴とする。

【０００７】

【実施例】（実施例１）本発明の第１の実施例を工程断
面図を用いて説明する。図１〜図１０は本発明の製造工
程断面図である。

【０００８】図１に示すように、活性層２を有する半導
体基板１上にソース電極３およびドレイン電極４を形成
後、図２に示すように、絶縁膜５を前面に形成する。

【０００９】次に図３に示すように、ゲート開口寸法Ｌ
_g およびゲートリセス間距離Ｌ_gdrおよびＬ_gsr を有す
るレジストパターン６の形成を行う。

【００１０】次に図４に示すように、レジストパターン
６をマスクに絶縁膜５のドライエッチングを行った後、
図５に示すように、ゲート電極部のみを開口し、ソース
電極３およびドレイン電極４を被覆する第２のレジスト
パターン７を形成する。

【００１１】次に図６に示すように絶縁膜５と第２のレ
ジストパターン７をマスクに活性層２のリセスエッチン
グを行う。このエッチング量は最終的なゲートリセス埋
め込み深さのエッチングである。

【００１２】次に図７に示すように、第１のレジストパ
ターン６と第２のレジストパターン７をマスクに絶縁膜
５のエッチングをウエットエッチで行う。このとき、第
２のレジストパターン７が絶縁膜５のエッチング時のス
トッパ層となるためエッチング距離を第１のレジストパ
ターン６で形成定めた距離にすることにより、ゲート電
極とリセス端の距離Ｌ_gsr およびＬ_gdr を制御性よく決
定することができる。

【００１３】次に図８に示すように、第２のレジストパ
ターンをマスクにして異方性エッチングにより活性層２
をエッチングし、ワイドリセス構造を形成する。

【００１４】最後に図９に示すように、ゲート電極金属
８の全面蒸着を行った後、図１０に示すように、リフト
オフ法により第１のレジスト６および第２のレジスト７
を全面除去しゲート電極８を形成し、２段ワイドリセス
構造、オフセットゲート構造のＦＥＴを完成する。

【００１５】（実施例２）図１１〜図１８に第２の実施
例の製造工程断面図を示す。図１１〜図１４は図１の工
程と同様である。ただし、第１のレジスト６を２０００
オングストローム程度とし、第２のレジストパターン７
の開口部を逆テーパ化することによりＴ型ゲート構造様
のレジストパターンとすることが第１の実施例と異な
る。

【００１６】図１５に示すように、第１のレジスト６お
よび第２のレジスト７をマスクに絶縁膜５をエッチング
する。このときゲート電極リセス間距離を決定すること
も第１の実施例と同様である。

【００１７】次に図１６に示すように、第２のレジスト
７をマスクに活性層２をエッチングし、ワイドリセス構
造を形成する。

【００１８】次に図１７に示すように、ゲート電極金属
８を全面蒸着する。

【００１９】最後に図１８に示すようにリフトオフ工程
により、第１のレジスト６および第２のレジスト７を除
去しワイドリセス構造、オフセットＴ型ゲート構造ＦＥ
Ｔを完成する。

【００２０】

【発明の効果】本発明は、１段以上のリセス構造を有す
る電界効果トランジスタの製造方法において、半導体活
性層上にソース電極およびドレイン電極を形成する工程
と、前記ソース電極、ドレイン電極および半導体活性層
上に絶縁膜を形成する工程と、ゲート開口寸法に相当す
る開口を有し、ゲート電極とリセス端の距離を規定する
第１のレジストをパターン形成する工程と、前記第１の
レジストをマスクに前記絶縁膜をエッチングする工程
と、前記パターン上にゲート開口パターンを露出させる
開口パターンを第２のレジスト上に形成する工程と、前
記第１のレジストおよび第２のレジストをマスクとして
前記絶縁膜をエッチングし前記半導体活性層を露出させ
る工程と、前記第１のレジストおよび第２のレジストを
マスクに前記半導体活性層を１段以上にエッチングする
工程と、ゲート電極となる導電層を全面に被着した後、
第１のレジストパターンおよび第２のレジストパターン
をリフトオフにより全面除去してゲート電極を形成する
工程とを含むために、ゲート電極端とリセス端との距離
を制御することができる。

【００２１】特に、ゲート電極端とソース電極側リセス
端およびドレイン電極側リセス端への距離が異なるよう
なオフセットゲート構造も、ステッパ露光器の目合わせ
精度や絶縁膜のサイドエッチング量の不安定性に影響さ
れず、０．０５μｍ以下のゲートリセス間距離Ｌ_gdr ，
Ｌ_gsr 制御性を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の製造工程断面図であ
る。

【図２】本発明の第１の実施例の製造工程断面図であ
る。

【図３】本発明の第１の実施例の製造工程断面図であ
る。

【図４】本発明の第１の実施例の製造工程断面図であ
る。

【図５】本発明の第１の実施例の製造工程断面図であ
る。

【図６】本発明の第１の実施例の製造工程断面図であ
る。

【図７】本発明の第１の実施例の製造工程断面図であ
る。

【図８】本発明の第１の実施例の製造工程断面図であ
る。

【図９】本発明の第１の実施例の製造工程断面図であ
る。

【図１０】本発明の第１の実施例の製造工程断面図であ
る。

【図１１】本発明の第２の実施例の製造工程断面図であ
る。

【図１２】本発明の第２の実施例の製造工程断面図であ
る。

【図１３】本発明の第２の実施例の製造工程断面図であ
る。

【図１４】本発明の第２の実施例の製造工程断面図であ
る。

【図１５】本発明の第２の実施例の製造工程断面図であ
る。

【図１６】本発明の第２の実施例の製造工程断面図であ
る。

【図１７】本発明の第２の実施例の製造工程断面図であ
る。

【図１８】本発明の第２の実施例の製造工程断面図であ
る。

【図１９】従来の製造工程断面図である。

【符号の説明】

１ 半導体基板 ２ 活性層 ３ ソース電極 ４ ドレイン電極 ５ 絶縁膜 ６ 第１のレジスト ７ 第２のレジスト Ｌ_gsr ゲート電極・ソース電極側リセス端距離 Ｌ_gdr ゲート電極・ドレイン電極側リセス端距離 Ｌ_g ゲート長

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】１段以上のリセス構造を有する電界効果ト
   ランジスタの製造方法において、 半導体活性層上にソース電極およびドレイン電極を形成
   する工程と、 前記ソース電極、ドレイン電極および半導体活性層上に
   絶縁膜を形成する工程と、ゲート開口寸法に相当する開口を有し、ゲート電極とリ
   セス端の距離を規定する第１のレジストを パターン形成
   する工程と、 前記第１のレジストをマスクに前記絶縁膜をエッチング
   する工程と、 前記パターン上にゲート開口パターンを露出させる開口
   パターンを第２のレジスト上に形成する工程と、前記第１のレジストおよび第２のレジストをマスクとし
   て 前記絶縁膜をエッチングし前記半導体活性層を露出さ
   せる工程と、 前記第１のレジストおよび第２のレジストをマスクに前
   記半導体活性層を１段以上にエッチングする工程と、ゲート電極となる導電層を全面に被着した後、第１のレ
   ジストパターンおよび第２のレジストパターンをリフト
   オフにより全面除去して ゲート電極を形成する工程と、 を含むことを特徴とする電界効果トランジスタの製造方
   法。
2. 【請求項２】前記第２のレジスト上に形成される開口パ
   ターンは、逆テーパ形状であることを特徴とする請求項
   １記載の電界効果トランジスタの製造方法。
3. 【請求項３】前記半導体活性層をエッチングする工程
   は、１段あるいは２段にエッチングすることを特徴とす
   る請求項１または２記載の電界効果トランジスタの製造
   方法。