JPH118256A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 所望のゲート−ドレイン耐圧を有するＦＥＴ
を、相互コンダクタンスを低下させることなく、かつ、
簡単に製造できる製造方法を提供する。 【解決手段】 活性層２上に、形成すべきリセスの幅に
応じた幅の開口部を有する第１膜４（例えば、窒化膜）
を形成し（ｂ）、さらに、その上に、第１膜４を構成す
る材料よりも活性層２との間の密着性が悪い材料からな
り、形成すべきゲート電極６のゲート長と等しい幅の開
口部が第１膜４の開口部に含まれる位置に設けられた第
２膜５２（例えば、レジスト）が形成された構造（ｃ）
を形成し、当該構造に対して、リセスエッチング（リセ
ス形成工程）を行う（ｄ）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造方法に関し、特に、リセスゲート構造を有す
る電界効果トランジスタの製造方法に関する。

【０００２】

【従来の技術】従来より、電界効果トランジスタ（以
下、ＦＥＴと表記する）の一構造として、リセスゲート
構造と呼ばれる構造が知られている。リセスゲート構造
は、ＦＥＴの活性層（動作層）のゲート電極直下の部分
をエッチングにより除去することによって、所望のチャ
ネル厚を得るとともに、ゲート・ソース及びゲート・ド
レイン間のｎ層領域の厚さをチャネル厚よりも大きく保
ち、寄生抵抗を低減した構造である。

【０００３】以下、図３を用いて、Ｔ型ゲート電極を有
するＧａＡｓ（ガリウム砒素）ＦＥＴを製造する場合を
例に、リセスゲート構造を有するＦＥＴの従来の製造手
順を説明する。

【０００４】この場合、まず、図３（ａ）に示してある
ような構造が形成される。すなわち、その表面に活性層
２が形成されている半絶縁性ＧａＡｓ基板（ＳＩ−Ｇａ
Ａｓ基板）１上に、活性層２に対してオーミック接合し
たソース電極３ｓ並びにドレイン電極３ｄが形成され
る。さらに、電極３ｓ、３ｄが形成された構造上に、窒
化シリコン膜４（以下、窒化膜４と表記する）が形成さ
れる。

【０００５】このような手順で、図３（ａ）に示した構
造が形成された後、窒化膜４上に、レジスト層が形成さ
れる。そして、リソグラフィ、エッチング技術によっ
て、そのレジスト層がパターニングされ、作製すべきＴ
型ゲート電極のゲート長と同じ幅の開口部を有するレジ
ストパターンが形成される。次いで、そのレジストパタ
ーンをマスクに、反応性イオンエッチング（ＲＩＥ）に
よるエッチングが行われ、図３（ｂ）に示してあるよう
に、窒化膜４の、レジストパターン５１の開口部下に存
在していた部分が除去される。そして、レジストパター
ン５１が除去され、図３（ｃ）に示した構造が形成され
る。

【０００６】次いで、当該構造上に、再び、レジスト層
が形成され、リソグラフィ、エッチング技術を用いて、
そのレジスト層がパターニングされ、窒化膜４の開口部
を含む位置に、作製すべきＴ型ゲート電極の上部の幅と
同じ幅の開口部を有するレジストパターン５２が形成さ
れる。そして、エッチング液を用いたエッチングによ
り、活性層２の、窒化膜４で覆われていない部分に、掘
り込み（リセス）が形成される。

【０００７】窒化層４は活性層２上に極めて密着性良く
形成されているため、このエッチング（リセスエッチン
グと呼ばれる）時に、エッチング液が、窒化層４と活性
層２の界面に進入するといったことは生じない。このた
め、このリセスエッチングにより、図３（ｄ）に示した
ように、活性層２の、窒化膜４の開口部直下の部分と、
その近傍部分のみが除去される。

【０００８】この後、蒸着リフトオフ法により、Ｔ型ゲ
ート電極が形成される。すなわち、図３（ｅ）に示した
ように、リセスが形成された構造上に蒸着によりゲート
金属６が堆積される。次いで、レジストパターン５２
が、その上部に堆積されたゲート金属６と共に除去され
る。その後、窒化膜４も除去されて、図３（ｆ）に示し
たような、リセス上にＴ型ゲート電極７を有するＦＥＴ
が形成される。

【０００９】

【発明が解決しようとする課題】さて、ＦＥＴで大出力
増幅器等を作製するためには、ＦＥＴのゲート−ドレイ
ン耐圧を制御する必要があるが、ＦＥＴのゲート−ドレ
イン耐圧は、リセスの、ゲート電極で覆われていないド
レイン側の部分の幅（以下、ドレイン側リセス幅と表記
する）で決まるので、これを制御することが必要とな
る。

【００１０】しかしながら、上記した従来の製造手順で
は、リセスエッチングのマスクである窒化膜４が、ゲー
ト電極を形成するためのマスクとしても用いられる。こ
のため、従来の製造手順によって形成されるリセスのド
レイン側リセス幅は、窒化膜４の開口幅に応じたものと
なっていた。すなわち、従来の製造手順は、ドレイン側
リセス幅をゲート長と独立に設定することができない手
順となっていた。

【００１１】なお、リセス形成時に使用するエッチング
液をサイドエッチングの大きいものに変えることによ
り、窒化膜４の開口幅を変えることなく、ドレイン側リ
セス幅を大きくすることはできる。しかし、この方法を
採用すると、ドレイン側リセス幅のみならず、ソース側
リセス幅（リセスの、ゲート電極で覆われていないソー
ス側の部分の幅）も広がってしまうことになる。従っ
て、この方法を採用した場合、ソース抵抗が増加するの
で、相互コンダクタンスが大幅に低下してしまい、その
結果として、優れた特性を有するＦＥＴが得られなくな
ってしまう。

【００１２】また、リセス形成後に、ゲート電極用のマ
スクを新たに形成するようにすれば、当然、ドレイン側
リセス幅をゲート長とは独立に定められることになる。
しかしながら、このような手順でＦＥＴを製造した場
合、リセス形成後に行われるマスク形成工程において、
リセスがさらにエッチングされてしまうといったことが
起こり得る。リセスの深さは、ＦＥＴのしきい値を定め
るパラメータであるため、しきい値の制御性という観点
から、リセスの深さが変わってしまうことがあり得る上
記手順を採用することは好ましくない。さらに、上記手
順を採用した場合には、ＦＥＴの製造に必要とされる工
程数が増えてしまうことにもなる。

【００１３】また、図３を用いて説明した従来の製造手
順では、窒化膜４の開口部の幅がゲート長となるので、
作製可能なゲート長の最小値が、当該開口部の形成に使
用する露光装置の解像度で決定されていた。このため、
従来の製造手順では、露光装置の解像度以下のゲート長
を有するＦＥＴを製造することは出来なかった。

【００１４】そこで、本発明の第１の課題は、所望のゲ
ート−ドレイン耐圧を有するＦＥＴを、相互コンダクタ
ンスを低下させることなく、かつ、簡単に製造できる製
造方法を提供することにある。

【００１５】また、本発明の第２の課題は、露光装置の
解像度以下のゲート長を有し、しかも、所望のゲート−
ドレイン耐圧を有するＦＥＴを、相互コンダクタンスを
低下させることなく、かつ、簡単に製造できる製造方法
を提供することにある。

【００１６】

【課題を解決するための手段】上記第１の課題を解決す
るために、本発明の第１の態様では、（ａ）その表面に
活性層が形成された半導体基板に、形成すべきリセスの
幅に応じた幅の開口部が設けられた第１膜を形成する第
１膜形成工程と、（ｂ）この第１膜形成工程によって第
１膜が形成された半導体基板上に、第１膜を構成する材
料よりも活性層との間の密着性が悪い材料からなる第２
膜であって、形成すべきゲート電極のゲート長と等しい
幅の開口部が、第１膜の開口部に含まれる位置に設けら
れた第２膜を形成する第２膜形成工程と、（ｃ）この第
２膜形成工程によって第２膜が形成された半導体基板に
対して、活性層を構成する材料を選択的に除去できるエ
ッチング液を用いたエッチングを行うことによって、活
性層内にリセスを形成するリセス形成工程と、（ｄ）こ
のリセス形成工程によってリセスが形成された半導体基
板上に、ゲート金属を堆積した後に、第２膜並びに第１
膜を除去することによって、ゲート電極を形成するゲー
ト電極形成工程を用いて、電界効果トランジスタを製造
する。

【００１７】このように、本発明の第１の態様による製
造方法では、活性層上に、形成すべきリセスの幅に応じ
た幅の開口部が設けられた第１膜が形成され、さらに、
その上に、第１膜を構成する材料よりも活性層との間の
密着性が悪い材料からなる第２膜であって、形成すべき
ゲート電極のゲート長と等しい幅の開口部が第１膜の開
口部に含まれる位置に設けられた第２膜が形成された構
造に対して、リセスエッチング（リセス形成工程）が行
われる。すなわち、本製造方法では、第２膜が活性層の
表面に直接形成されている部分にエッチング液が接する
状態で、リセスエッチングが開始される。

【００１８】第２膜は、第１膜を構成する材料よりも活
性層との間の密着性が悪い材料から構成されているの
で、リセスエッチング時、エッチング液は、第２膜と活
性層の界面に浸入する。従って、活性層のエッチング
は、表面になにも形成されていない部分（第２膜の開口
部に相当する部分）に接したエッチング液のみならず、
第２膜と活性層の界面に浸入したエッチング液によって
も進行していく。すなわち、本製造方法では、第２膜が
エッチングマスクとして機能することなくリセスエッチ
ングが進行し、活性層の、第１膜の開口部に相当する部
分に、リセスが形成される。その後、第２膜をマスクと
して、いわゆるリフトオフ法によりゲート電極が形成さ
れる。

【００１９】このように、この製造方法を用いれば、第
２膜の開口部の幅に応じたゲート長を有し、第１膜の開
口部の幅に相当する幅のリセスを有するＦＥＴを製造で
きる。従って、第２膜の開口部の幅を、作製すべきゲー
ト電極のゲート長と、必要とされるゲート−ドレイン耐
圧から求めたドレイン側リセス幅との和に応じたものと
しておけば、所望のゲート−ドレイン耐圧を有するＦＥ
Ｔを製造できることになる。また、第２膜の開口部と第
１膜の開口部がソース側で一致するようにしておけば、
相互コンダクタンスを従来の製造方法を用いて製造した
場合と同じ値に維持しつつ、所望のゲート−ドレイン耐
圧を有するＦＥＴを製造できることになる。

【００２０】本発明の第２の態様では、（イ）その表面
に活性層が形成された半導体基板に、形成すべきリセス
の幅に応じた幅の開口部が設けられた第１膜を形成する
第１膜形成工程と、（ロ）この第１膜形成工程によって
第１膜が形成された半導体基板上に、第１膜を構成する
材料よりも活性層との間の密着性が悪い材料からなる第
２膜であって、形成すべきゲート電極の上部の幅と等し
い幅の開口部が、第１膜の開口部と重なる部分の幅がゲ
ート電極のゲート長と等しくなる位置に設けられた第２
膜を形成する第２膜形成工程と、（ハ）この第２膜形成
工程によって第２膜が形成された半導体基板に対して、
活性層を構成する材料を選択的に除去できるエッチング
液を用いたエッチングを行うことによって、活性層内に
リセスを形成するリセス形成工程と、（ニ）このリセス
形成工程によってリセスが形成された半導体基板上に、
ゲート金属を堆積した後に、第２膜並びに第１膜を除去
することによって、ゲート電極を形成するゲート電極形
成工程を用いて、電界効果トランジスタを製造する。

【００２１】この第２の態様の製造方法を用いても、第
１膜を構成する材料よりも活性層との間の密着性が悪い
材料からなる第２膜が活性層の表面に直接形成されてい
る部分にエッチング液が接する状態で、リセスエッチン
グが開始されるので、活性層の、第１膜の開口部に相当
する部分に、リセスが形成される。このため、第２膜の
開口部の幅を、作製すべきゲート電極のゲート長と、必
要とされるゲート−ドレイン耐圧から求めたドレイン側
リセス幅との和に応じたものとしておけば、所望のゲー
ト−ドレイン耐圧を有するＦＥＴを製造できることにな
る。また、本製造手順によって製造されるＦＥＴのゲー
ト長は、開口部の幅ではなく、第１膜の開口部と第２膜
の開口部とが重なっている部分の幅で定まる。このた
め、本製造手順によれば、開口部形成時に使用される露
光装置の解像度以下のゲート長を実現できることにな
る。

【００２２】なお、本発明の製造方法は、第１膜、第２
膜の構成材料を適当に選択しさえすれば、どのような活
性層を有する電界効果トランジスタにも適用可能であ
り、例えば、活性層がＧａＡｓ系半導体であるＧａＡｓ
ＦＥＴを製造する場合には、第１膜の構成材料としてシ
リコン窒化物を、第２膜の構成材料としてレジストを用
いることが出来る。

【００２３】

【発明の実施の形態】以下、本発明の実施形態を、図面
を参照して具体的に説明する。 ＜第１実施形態＞まず、図１を用いて、本発明による電
界効果トランジスタ（ＦＥＴ）の製造方法の第１実施形
態を説明する。この第１実施形態では、本発明の第１の
態様によるＦＥＴの製造方法を用いて、ＧａＡｓＦＥＴ
が製造される。

【００２４】本製造方法を用いてＧａＡｓＦＥＴを製造
する際には、まず、周知の技術を用いて、図１（ａ）に
示してあるような構造が形成される。すなわち、その表
面に活性層２が形成されている半絶縁性ＧａＡｓ基板
（ＳＩ−ＧａＡｓ基板）１上に、活性層２に対してオー
ミック接合したソース電極３ｓ並びにドレイン電極３ｄ
が形成される。さらに、電極３ｓ、３ｄが形成された構
造上に、窒化シリコン膜４（以下、窒化膜４と表記す
る）が形成される。

【００２５】このような手順で、図１（ａ）に示した構
造を形成した後、窒化膜４上に、レジスト層が形成され
る。そして、そのレジスト層に、周知のリソグラフィ、
エッチング技術を用いて、作製すべきゲートのゲート長
と、必要とされるゲート−ドレイン耐圧とに基づき定め
られた幅（詳細は後述）を有する開口部が形成される。

【００２６】次いで、そのレジストパターンをマスク
に、反応性イオンエッチング（ＲＩＥ）によるエッチン
グが行われ、図１（ｂ）に示してあるように、窒化膜４
の、レジストパターン５１の開口部下に存在していた部
分が除去される。

【００２７】その後、レジストパターン５１の除去が行
われ、窒化膜４上にレジスト層が形成される。次いで、
リソグラフィ、エッチング技術を用いて当該レジスト層
がパターニングされ、図１（ｃ）に示したように、その
ソース電極側の境界が窒化膜４の開口部の境界とほぼ一
致し、作製すべきゲート長と同じ幅の開口部を有するレ
ジストパターン５２が形成される。

【００２８】そして、リセスエッチングが行われる。既
に説明したように、窒化層４は活性層２上に極めて密着
性良く形成されているため、リセスエッチング時に、エ
ッチング液が、窒化層４と活性層２の界面に浸入すると
いったことは生じない。これに対して、レジストと活性
層２との間の密着性はそれほど良くはないので、エッチ
ング液は、レジストパターン５２と活性層２の界面に浸
入する。すなわち、レジストパターン５２がエッチング
マスクとして機能していない状態で、リセスエッチング
は進行する。このため、リセスエッチングにより、図１
（ｄ）に示したように、レジストパターン５２の開口部
の幅ではなく、窒化膜４の開口部の幅に相当する幅のリ
セスが形成される。

【００２９】この後、蒸着リフトオフ法により、ゲート
電極が形成される。すなわち、図１（ｅ）に示したよう
に、リセスが形成された構造上に蒸着によりゲート金属
６が堆積される。次いで、レジストパターン５２が、そ
の上部に堆積されたゲート金属６と共に除去される。そ
の後、窒化膜４も除去されて、図１（ｆ）に示したよう
な、レジストパターン５２に設けられた開口部と同じ幅
を有するゲート電極７を有し、ドレイン側リセス幅が、
ほぼ、窒化膜４の開口部の幅からレジストパターン５２
の開口部の幅を減じた値（図１（ｃ）におけるＬｇｄ）
となっているＦＥＴが形成される。

【００３０】このように、本製造手順によって製造され
るＦＥＴのゲート長は、レジストパターン５２の開口部
の幅で定まり、リセスの幅は、窒化膜４（レジストパタ
ーン５１）の開口部の幅で定まる。このため、窒化膜４
の開口部の幅を、作製すべきゲートのゲート長と、必要
とされるゲート−ドレイン耐圧から求めたドレイン側リ
セス幅との和に応じたものとしておけば、所望のゲート
−ドレイン耐圧を有するＦＥＴを、相互コンダクタンス
を低下させることなく製造できることになる。

【００３１】また、本製造手順は、窒化膜４、レジスト
パターン５２の開口部の形状、位置だけを、従来の製造
手順と異なるものとした手順となっているので、本製造
手順を用いれば、従来の製造手順と同数の工程で、従来
の製造手順では実現できなかったゲート−ドレイン耐圧
（ドレイン側リセス幅）の制御が行えることになる。さ
らに、リセスの形成後にゲート電極用のマスクを形成す
る製造手順と比べた場合には、所望のゲート−ドレイン
耐圧を有するＦＥＴを、しきい値を正確に制御した上
で、しかも、少ない工程数で製造できることになる。

【００３２】＜第２実施形態＞次に、図２を用いて、本
発明によるＦＥＴの製造方法の第２実施形態を説明す
る。第２実施形態では、本発明の第２の態様によるＦＥ
Ｔの製造方法を用いて、露光装置の解像度以下のゲート
長を有するＧａＡｓＦＥＴが製造される。

【００３３】第２の態様による製造方法を用いてＧａＡ
ｓＦＥＴを製造する際にも、まず、周知の技術を用い
て、図２（ａ）に示してあるような構造が形成される。
すなわち、その表面に活性層２が形成されている半絶縁
性ＧａＡｓ基板（ＳＩ−ＧａＡｓ基板）１上に、活性層
２に対してオーミック接合したソース電極３ｓ並びにド
レイン電極３ｄが形成される。さらに、電極３ｓ、３ｄ
が形成された構造上に、窒化膜４が形成される。

【００３４】このような手順で、図２（ａ）に示した構
造を形成した後、窒化膜４上に、レジスト層が形成され
る。そして、周知のリソグラフィ、エッチング技術を用
いて、そのレジスト層がパターニングされ、作製すべき
ゲートのゲート長と、必要とされるゲート−ドレイン耐
圧とに基づき定められた幅の開口部を有するレジストパ
ターンが形成される。

【００３５】次いで、そのレジストパターンをマスク
に、反応性イオンエッチング（ＲＩＥ）によるエッチン
グが行われ、図２（ｂ）に示してあるように、窒化膜４
の、レジストパターン５１の開口部下に存在していた部
分が除去される。

【００３６】その後、レジストパターン５１の除去が行
われ、窒化膜４上に、再度、レジスト層が形成される。
そして、リソグラフィ、エッチング技術を用いて当該レ
ジスト層がパターニングされ、図２（ｃ）に示したよう
に、幅がＬｇ２である開口部が、窒化膜４の開口部と重
なる部分の幅がＬｇ１となる位置に設けられたレジスト
パターン５２が形成される。

【００３７】そして、リセスエッチングが行われる。レ
ジストパターン５２は活性層２との密着性が悪いので、
図２（ｃ）に示した構造においても、第１実施形態と同
様に、レジストパターン５２がエッチングマスクとして
機能していない状態で、リセスエッチングが進行する。
このため、リセスエッチングにより、図２（ｄ）に示し
たように、レジストパターン５２の開口部の幅ではな
く、窒化膜４の開口部の幅に相当する幅のリセスが形成
される。

【００３８】この後、蒸着リフトオフ法により、ゲート
電極が形成される。すなわち、図２（ｅ）に示したよう
に、リセスが形成された構造上に蒸着によりゲート金属
６が堆積される。次いで、レジストパターン５２が、そ
の上部に堆積されたゲート金属６と共に除去される。そ
の後、窒化膜４も除去されて、図２（ｆ）に示したよう
な、ゲート長がＬｇ２であり、上部の幅が、レジストパ
ターン５２に設けられた開口部の幅Ｌｇ１と等しいゲー
ト電極７を有し、ドレイン側リセス幅が、ほぼ、窒化膜
の開口部の幅からゲート長Ｌｇ２を減じた値（図２
（ｃ）におけるＬｇｄ）となっているＦＥＴが形成され
る。

【００３９】このように、本製造手順によって製造され
るＦＥＴのゲート長は、開口部の幅ではなく、窒化膜４
の開口部とレジストパターン５２の開口部とが重なって
いる部分の幅で定まる。このため、本製造手順によれ
ば、開口部形成時に使用される露光装置の解像度以下の
ゲート長を実現できることになる。また、リセスの幅
は、窒化膜４（レジストパターン５１）の開口部の幅で
定まるため、窒化膜４の開口部の幅を、作製すべきゲー
トのゲート長と、必要とされるゲート−ドレイン耐圧か
ら求めたドレイン側リセス幅との和に応じたものとして
おけば、所望のゲート−ドレイン耐圧を有するＦＥＴ
を、相互コンダクタンスを低下させることなく製造でき
ることになる。

【００４０】また、本製造手順は、窒化膜４、レジスト
パターン５２の開口部の形状、位置だけを、従来の製造
手順と異なるものとした手順となっているので、本製造
手順を用いれば、従来の製造手順と同数の工程で、従来
の製造手順では実現できなかったゲート−ドレイン耐圧
（ドレイン側リセス幅）の制御が行えることになる。さ
らに、リセスの形成後にゲート電極用のマスクを形成す
る製造手順と比べた場合には、所望のゲート−ドレイン
耐圧を有するＦＥＴを、しきい値を正確に制御した上
で、しかも、少ない工程数で製造できることになる。

【００４１】＜変形形態＞第１及び第２実施形態では、
ＧａＡｓＦＥＴが製造されているが、各実施形態で使用
されている製造手順は、リセスゲート構造を有するＦＥ
Ｔであれば、どのようなＦＥＴにも適用可能である。具
体的には、ある材料からなる活性層を有するＦＥＴの製
造に各製造手順を適用する場合、当該活性層上に密着性
良い膜を形成できる第１材料と、比較的密着性が悪い膜
を形成できる第２材料を選択しておく。そして、窒化膜
４相当の膜を、第１材料を用いて形成し、レジストパタ
ーン５２相当の膜を、第２材料を用いて形成すれば、各
実施形態と同様に、所望のゲート−ドレイン耐圧を有す
るＦＥＴを、相互コンダクタンスを低下させることなく
製造できることになる。

【００４２】

【発明の効果】以上詳細に説明したように、本発明の第
１の態様による電界効果トランジスタの製造方法を用い
れば、所望のゲート−ドレイン耐圧を有するＦＥＴを、
相互コンダクタンスを低下させることなく、しかも、簡
単に製造できる。また、本発明の第２の態様による電界
効果トランジスタの製造方法を用いれば、露光装置の解
像度以下のゲート長を有するＦＥＴを製造できることに
もなる。

【図面の簡単な説明】

【図１】本発明による電界効果トランジスタの製造方法
の第１実施形態を説明するための工程図である。

【図２】本発明による電界効果トランジスタの製造方法
の第２実施形態を説明するための工程図である。

【図３】リセスゲート構造を有する電界効果トランジス
タの従来の製造方法を説明するための工程図である。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板（ＳＩ−ＧａＡｓ基板） ２ 活性層 ３ｓ ソース電極 ３ｄ ドレイン電極 ４ 窒化シリコン膜（窒化膜） ６ ゲート金属 ７ ゲート電極 ５１、５２ レジストパターン

Claims (3)

【特許請求の範囲】
1. 【請求項１】 その表面に活性層が形成された半導体基
   板に、形成すべきリセスの幅に応じた幅の開口部が設け
   られた第１膜を形成する第１膜形成工程と、この第１膜
   形成工程によって第１膜が形成された前記半導体基板上
   に、前記第１膜を構成する材料よりも前記活性層との間
   の密着性が悪い材料からなる第２膜であって、形成すべ
   きゲート電極のゲート長と等しい幅の開口部が、前記第
   １膜の開口部に含まれる位置に設けられた第２膜を形成
   する第２膜形成工程と、 この第２膜形成工程によって第２膜が形成された前記半
   導体基板に対して、活性層を構成する材料を選択的に除
   去できるエッチング液を用いたエッチングを行うことに
   よって、前記活性層内にリセスを形成するリセス形成工
   程と、 このリセス形成工程によってリセスが形成された半導体
   基板上に、ゲート金属を堆積した後に、前記第２膜並び
   に第１膜を除去することによって、ゲート電極を形成す
   るゲート電極形成工程とを含むことを特徴とする電界効
   果トランジスタの製造方法。
2. 【請求項２】 その表面に活性層が形成された半導体基
   板に、形成すべきリセスの幅に応じた幅の開口部が設け
   られた第１膜を形成する第１膜形成工程と、 この第１膜形成工程によって第１膜が形成された前記半
   導体基板上に、前記第１膜を構成する材料よりも前記活
   性層との間の密着性が悪い材料からなる第２膜であっ
   て、形成すべきゲート電極の上部の幅と等しい幅の開口
   部が、前記第１膜の開口部と重なる部分の幅が前記ゲー
   ト電極のゲート長と等しくなる位置に設けられた第２膜
   を形成する第２膜形成工程と、 この第２膜形成工程によって第２膜が形成された前記半
   導体基板に対して、活性層を構成する材料を選択的に除
   去できるエッチング液を用いたエッチングを行うことに
   よって、前記活性層内にリセスを形成するリセス形成工
   程と、 このリセス形成工程によってリセスが形成された半導体
   基板上に、ゲート金属を堆積した後に、前記第２膜並び
   に第１膜を除去することによって、ゲート電極を形成す
   るゲート電極形成工程とを含むことを特徴とする電界効
   果トランジスタの製造方法。
3. 【請求項３】 前記活性層がＧａＡｓ系半導体であり、 前記第１膜の構成材料がシリコン窒化物であり、 前記第２膜の構成材料がレジストであることを特徴とす
   る請求項１または請求項２記載の電界効果トランジスタ
   の製造方法。