JP2001274377A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 特性のばらつきが少ない半導体装置の製造方
法を提供すること。 【解決手段】 第１レジスト１４のパターンを用いてゲ
ートメタル１５、１６を堆積する工程と、ゲートメタル
１５、１６上に、ゲート電極形成領域の上方を覆う形の
第２レジスト１７を形成する工程と、第２レジスト１７
をマスクにして、ゲートメタル１５、１６をエッチング
しゲート電極を形成する工程と、第１レジスト１４およ
び第２レジスト１７を剥離する工程と、電子供給層１３
が形成された半導体基板１１およびゲート電極上に絶縁
膜１９を形成する工程と、この絶縁膜１９をエッチバッ
クして半導体基板１１上の電子供給層１３を露出させる
工程と、絶縁膜１９およびゲート電極をマスクにしてそ
の露出した電子供給層１３上にキャップ層２０をエピタ
キシャル成長させる工程と、キャップ層２０上にオーミ
ックメタルを形成し、ソース電極２１およびドレイン電
極２２を形成する工程とからなっている。
法を提供すること。 【解決手段】 第１レジスト１４のパターンを用いてゲ
ートメタル１５、１６を堆積する工程と、ゲートメタル
１５、１６上に、ゲート電極形成領域の上方を覆う形の
第２レジスト１７を形成する工程と、第２レジスト１７
をマスクにして、ゲートメタル１５、１６をエッチング
しゲート電極を形成する工程と、第１レジスト１４およ
び第２レジスト１７を剥離する工程と、電子供給層１３
が形成された半導体基板１１およびゲート電極上に絶縁
膜１９を形成する工程と、この絶縁膜１９をエッチバッ
クして半導体基板１１上の電子供給層１３を露出させる
工程と、絶縁膜１９およびゲート電極をマスクにしてそ
の露出した電子供給層１３上にキャップ層２０をエピタ
キシャル成長させる工程と、キャップ層２０上にオーミ
ックメタルを形成し、ソース電極２１およびドレイン電
極２２を形成する工程とからなっている。
Description
【０００１】
【発明の属する技術分野】本発明は、超高周波動作に適
した電界効果型トランジスタ等の性能を向上させた半導
体装置の製造方法に関する。
した電界効果型トランジスタ等の性能を向上させた半導
体装置の製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓなどの化合物半導体を用いた半
導体素子、たとえば電界効果型トランジスタ（以下ＦＥ
Ｔという）は、高周波特性に優れ、マイクロ波帯で動作
する半導体装置として多く用いられている。
導体素子、たとえば電界効果型トランジスタ（以下ＦＥ
Ｔという）は、高周波特性に優れ、マイクロ波帯で動作
する半導体装置として多く用いられている。
【０００３】ここで、従来の半導体装置の製造方法につ
いて、ＦＥＴを例にとり図２を参照して説明する。ま
ず、図２（ａ）に示すように、半導体基板３１上に、バ
ッファ層３２および電子供給層（ＡｌＧａＡｓ層）３
３、キャップ層（ｎ+ ＧａＡｓ層）３４を、それぞれエ
ピタキシャル成長法によって順に形成する。その後、キ
ャップ層３４上の所定位置にオーミックメタル３５が形
成され、オーミックメタル３５上にはレジスト３６をパ
ターニングして、その一部に開口部３６ａが形成され
る。
いて、ＦＥＴを例にとり図２を参照して説明する。ま
ず、図２（ａ）に示すように、半導体基板３１上に、バ
ッファ層３２および電子供給層（ＡｌＧａＡｓ層）３
３、キャップ層（ｎ+ ＧａＡｓ層）３４を、それぞれエ
ピタキシャル成長法によって順に形成する。その後、キ
ャップ層３４上の所定位置にオーミックメタル３５が形
成され、オーミックメタル３５上にはレジスト３６をパ
ターニングして、その一部に開口部３６ａが形成され
る。
【０００４】図２（ｂ）に示すように、レジスト３６を
マスクとしてオーミックメタル３５を除去し、その後、
オーミックメタル３５およびキャップ層３４（ｎ+ Ｇａ
Ａｓ層）上にレジスト３７をパターニングしてその一部
に開口部３７ａを形成する。さらに、レジスト３７をマ
スクとして、キャップ層３４を選択的にエッチングする
（第１リセスの形成）。
マスクとしてオーミックメタル３５を除去し、その後、
オーミックメタル３５およびキャップ層３４（ｎ+ Ｇａ
Ａｓ層）上にレジスト３７をパターニングしてその一部
に開口部３７ａを形成する。さらに、レジスト３７をマ
スクとして、キャップ層３４を選択的にエッチングする
（第１リセスの形成）。
【０００５】次に、図２（ｃ）に示すように、所定の位
置に３層のレジストパターン３８〜４０を形成し、電流
コントロールと表面洗浄のために、レジストパターン３
８〜４０をマスクとして電子供給層３３をスライトエッ
チングする（第２リセスの形成）。
置に３層のレジストパターン３８〜４０を形成し、電流
コントロールと表面洗浄のために、レジストパターン３
８〜４０をマスクとして電子供給層３３をスライトエッ
チングする（第２リセスの形成）。
【０００６】この３層のレジストパターン３８〜４０を
マスクとして、たとえばＡｕ／Ｐｔ／Ｔｉのようなゲー
トメタル４１を蒸着などの方法で堆積し（図２
（ｄ））、最後に、リフトオフでゲートメタル電極４２
を形成して、半導体基板の全面にＰ−ＣＶＤ法で絶縁膜
４３が形成される（図２（ｅ））。
マスクとして、たとえばＡｕ／Ｐｔ／Ｔｉのようなゲー
トメタル４１を蒸着などの方法で堆積し（図２
（ｄ））、最後に、リフトオフでゲートメタル電極４２
を形成して、半導体基板の全面にＰ−ＣＶＤ法で絶縁膜
４３が形成される（図２（ｅ））。
【０００７】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、キャップ層３４をエッチングした第１リセス
の形成、および、ゲートメタル４１の形成には、それぞ
れ別々に形成されたレジストパターンを用いて形成され
ている。そのため、レジストパターンが予め設定された
正しい位置に形成されないと、これらの２つの工程で位
置ずれが生じ、たとえばキャップ層３４の開口部とゲー
トメタル４０間の距離などにずれ、いわゆるあわせずれ
が発生する。
造方法は、キャップ層３４をエッチングした第１リセス
の形成、および、ゲートメタル４１の形成には、それぞ
れ別々に形成されたレジストパターンを用いて形成され
ている。そのため、レジストパターンが予め設定された
正しい位置に形成されないと、これらの２つの工程で位
置ずれが生じ、たとえばキャップ層３４の開口部とゲー
トメタル４０間の距離などにずれ、いわゆるあわせずれ
が発生する。
【０００８】このようなあわせずれが発生すると、たと
えばソース・ゲート抵抗がばらつき、あるいは、ドレイ
ン電極側のリセス端とゲート電極間の距離にばらつきが
出る。その結果、ＦＥＴ特性、たとえばソース・ドレイ
ン飽和電流やゲート・ドレイン耐圧などがばらつき、歩
留まりが低下する。
えばソース・ゲート抵抗がばらつき、あるいは、ドレイ
ン電極側のリセス端とゲート電極間の距離にばらつきが
出る。その結果、ＦＥＴ特性、たとえばソース・ドレイ
ン飽和電流やゲート・ドレイン耐圧などがばらつき、歩
留まりが低下する。
【０００９】本発明は、上記した欠点を解決するもの
で、特性のばらつきが少ない半導体装置の製造方法を提
供することを目的とする。
で、特性のばらつきが少ない半導体装置の製造方法を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された電子供給層上に第
１レジストを堆積し、前記第１レジストのゲート形成領
域にゲート電極用開口部を設ける第１工程と、前記第１
レジスト上および前記ゲート電極用開口部を通して前記
電子供給層上にゲートメタルを堆積する第２工程と、前
記ゲートメタル上に、前記ゲート電極用開口部の上方領
域を覆う形の第２レジストを形成する第３工程と、前記
第２レジストをマスクにして、前記ゲートメタルをエッ
チングしゲート電極を形成する第４工程と、前記第１レ
ジストおよび前記第２レジストを剥離する第５工程と、
前記電子供給層が形成された前記半導体基板および前記
ゲート電極上に絶縁膜を形成する第６工程と、この絶縁
膜をエッチバックして前記半導体基板上の前記電子供給
層を露出させる第７工程と、前記絶縁膜および前記ゲー
ト電極をマスクにしてその露出した電子供給層上にキャ
ップ層をエピタキシャル成長させる第８工程と、前記キ
ャップ層上の所定位置にオーミックメタルを形成する第
９工程とからなっている。
造方法は、半導体基板上に形成された電子供給層上に第
１レジストを堆積し、前記第１レジストのゲート形成領
域にゲート電極用開口部を設ける第１工程と、前記第１
レジスト上および前記ゲート電極用開口部を通して前記
電子供給層上にゲートメタルを堆積する第２工程と、前
記ゲートメタル上に、前記ゲート電極用開口部の上方領
域を覆う形の第２レジストを形成する第３工程と、前記
第２レジストをマスクにして、前記ゲートメタルをエッ
チングしゲート電極を形成する第４工程と、前記第１レ
ジストおよび前記第２レジストを剥離する第５工程と、
前記電子供給層が形成された前記半導体基板および前記
ゲート電極上に絶縁膜を形成する第６工程と、この絶縁
膜をエッチバックして前記半導体基板上の前記電子供給
層を露出させる第７工程と、前記絶縁膜および前記ゲー
ト電極をマスクにしてその露出した電子供給層上にキャ
ップ層をエピタキシャル成長させる第８工程と、前記キ
ャップ層上の所定位置にオーミックメタルを形成する第
９工程とからなっている。
【００１１】
【発明の実施の形態】本発明の実施形態について、ＦＥ
Ｔを例にとり図１を参照して説明する。
Ｔを例にとり図１を参照して説明する。
【００１２】まず、図１（ａ）に示すように、ＧａＡｓ
の半絶縁性半導体基板１１上に、バッファ層１２および
ＡｌＧａＡｓなどの電子供給層１３を、たとえばＭＯＣ
ＶＤ法またはＭＢＥ法でエピタキシャル成長させて形成
する。その後、電子供給層１３上に第１レジスト１４を
パターニングして、第１レジスト１４の所定位置にゲー
ト電極用開口部１４ａを形成する。さらに、電流コント
ロールおよび表面洗浄のために、レジスト１４をマスク
として電子供給層１３の一部１３ａをスライトエッチン
グで除去する。
の半絶縁性半導体基板１１上に、バッファ層１２および
ＡｌＧａＡｓなどの電子供給層１３を、たとえばＭＯＣ
ＶＤ法またはＭＢＥ法でエピタキシャル成長させて形成
する。その後、電子供給層１３上に第１レジスト１４を
パターニングして、第１レジスト１４の所定位置にゲー
ト電極用開口部１４ａを形成する。さらに、電流コント
ロールおよび表面洗浄のために、レジスト１４をマスク
として電子供給層１３の一部１３ａをスライトエッチン
グで除去する。
【００１３】次に、図１（ｂ）に示すように、第１レジ
スト１４をマスクとして、スパッタなどの方法でＷＮｘ
などの第１ゲートメタル１５、および、Ｗなどの第２ゲ
ートメタル１６を形成する。
スト１４をマスクとして、スパッタなどの方法でＷＮｘ
などの第１ゲートメタル１５、および、Ｗなどの第２ゲ
ートメタル１６を形成する。
【００１４】第１および第２のゲートメタル１５、１６
上に第２レジスト１７を、ゲート電極用開口部１４ａの
上方領域を覆う形でパターニングして、ゲート電極用開
口部１４ａよりも幅が広く形成する。同時に、第１レジ
スト１４に設けたゲート電極の開口部１４ａに対し、ソ
ース電極が設けられるたとえば図の左側よりも、ドレイ
ン電極が設けられるたとえば図の右側の方が長くなるよ
うに偏倚したオフセット配置に形成される（図
（ｃ））。
上に第２レジスト１７を、ゲート電極用開口部１４ａの
上方領域を覆う形でパターニングして、ゲート電極用開
口部１４ａよりも幅が広く形成する。同時に、第１レジ
スト１４に設けたゲート電極の開口部１４ａに対し、ソ
ース電極が設けられるたとえば図の左側よりも、ドレイ
ン電極が設けられるたとえば図の右側の方が長くなるよ
うに偏倚したオフセット配置に形成される（図
（ｃ））。
【００１５】続いて、図１（ｄ）に示すように、第２レ
ジスト１７をマスクにして、第１および第２のゲートメ
タル１５、１６をエッチングし、上部が庇状に横に広が
り、断面形状がほぼＴ型のゲート電極１８が形成され
る。
ジスト１７をマスクにして、第１および第２のゲートメ
タル１５、１６をエッチングし、上部が庇状に横に広が
り、断面形状がほぼＴ型のゲート電極１８が形成され
る。
【００１６】第１レジスト１４および第２レジスト１７
を一括で除去した後、電子供給層１３やゲートメタル１
５、１６の表面にＰ（プラズマ）−ＣＶＤ法で絶縁膜１
９を堆積させ（図１（ｅ））、たとえばＲＩＥ法で絶縁
膜１９全面をエッチバックし、電子供給層１３の一部１
３ｂを露出させる（図１（ｆ））。
を一括で除去した後、電子供給層１３やゲートメタル１
５、１６の表面にＰ（プラズマ）−ＣＶＤ法で絶縁膜１
９を堆積させ（図１（ｅ））、たとえばＲＩＥ法で絶縁
膜１９全面をエッチバックし、電子供給層１３の一部１
３ｂを露出させる（図１（ｆ））。
【００１７】露出した電子供給層１３上に、選択的にキ
ャップ層（例えばｎ+ ＧａＡｓ層）２０を、たとえばＭ
ＯＣＶＤ法またはＭＢＥ法などでエピタキシャル成長さ
せて形成する。その後、キャップ層２０の所定位置にオ
ーミックメタルを形成し、たとえば図の左側にソース電
極２１（Ｓ）、図の右側にドレイン電極２２（Ｄ）が形
成される（図１（ｇ））。
ャップ層（例えばｎ+ ＧａＡｓ層）２０を、たとえばＭ
ＯＣＶＤ法またはＭＢＥ法などでエピタキシャル成長さ
せて形成する。その後、キャップ層２０の所定位置にオ
ーミックメタルを形成し、たとえば図の左側にソース電
極２１（Ｓ）、図の右側にドレイン電極２２（Ｄ）が形
成される（図１（ｇ））。
【００１８】最後に、図１（ｈ）に示すように、Ｐ（プ
ラズマ）−ＳｉＮなどの絶縁膜１９を剥離した後、Ｔ型
ゲート電極の底部分と基板間の寄生容量を低減するため
に、再び、Ｐ−ＣＶＤ法でＰ−ＳｉＮなどの絶縁膜２３
を堆積する。
ラズマ）−ＳｉＮなどの絶縁膜１９を剥離した後、Ｔ型
ゲート電極の底部分と基板間の寄生容量を低減するため
に、再び、Ｐ−ＣＶＤ法でＰ−ＳｉＮなどの絶縁膜２３
を堆積する。
【００１９】上記した方法によれば、Ｔ型ゲート電極の
庇部分をマスクとして絶縁膜１９をエッチングして電子
供給層１４の一部を露出させ、さらに、Ｔ型ゲート電極
の側面部分などに残った絶縁膜１９と選択的にセルフア
ラインでキャップ層２０を形成している。このため、ゲ
ート電極１８とキャップ層２０にあわせずれが発生しな
い。したがって、あわせずれを生じるおそれのある工程
が、第２レジスト１７をパターニングする工程だけとな
り、その結果、ソース・ゲート抵抗のばらつき、およ
び、ドレイン電極側のキャップ層の端部いわゆるリセス
端とゲート電極間の距離のばらつきが、あわせずれする
工程が減少した分少なくなり、ソース・ゲート抵抗やゲ
ート・ドレイン耐圧のばらつきが低減する。
庇部分をマスクとして絶縁膜１９をエッチングして電子
供給層１４の一部を露出させ、さらに、Ｔ型ゲート電極
の側面部分などに残った絶縁膜１９と選択的にセルフア
ラインでキャップ層２０を形成している。このため、ゲ
ート電極１８とキャップ層２０にあわせずれが発生しな
い。したがって、あわせずれを生じるおそれのある工程
が、第２レジスト１７をパターニングする工程だけとな
り、その結果、ソース・ゲート抵抗のばらつき、およ
び、ドレイン電極側のキャップ層の端部いわゆるリセス
端とゲート電極間の距離のばらつきが、あわせずれする
工程が減少した分少なくなり、ソース・ゲート抵抗やゲ
ート・ドレイン耐圧のばらつきが低減する。
【００２０】また、上記した方法の場合、Ｔ型ゲート電
極の庇部分を、たとえば左右非対称に意図的に作ること
ができる。したがって、ソース電極側のキャップ層の端
すなわちリセス端とゲート電極とを近づけることがで
き、たとえば、ソース・ゲート抵抗が低減し、ゲート・
ドレイン耐圧が向上した高性能のＦＥＴを容易に実現で
きる。
極の庇部分を、たとえば左右非対称に意図的に作ること
ができる。したがって、ソース電極側のキャップ層の端
すなわちリセス端とゲート電極とを近づけることがで
き、たとえば、ソース・ゲート抵抗が低減し、ゲート・
ドレイン耐圧が向上した高性能のＦＥＴを容易に実現で
きる。
【００２１】さらに、Ｔ型ゲート電極の庇部分をマスク
にしてセルフアラインでキャップ層を形成している。し
たがって、ゲート電極をキャップ層の方向に近づけて
も、ゲート電極とキャップ層が接触することがなく、ソ
ース・ゲート抵抗の小さい電界効果トランジスタを容易
に実現できる。
にしてセルフアラインでキャップ層を形成している。し
たがって、ゲート電極をキャップ層の方向に近づけて
も、ゲート電極とキャップ層が接触することがなく、ソ
ース・ゲート抵抗の小さい電界効果トランジスタを容易
に実現できる。
【００２２】
【発明の効果】本発明によれば、特性のばらつきが少な
い半導体装置の製造方法を実現できる。
い半導体装置の製造方法を実現できる。
【図１】本発明の実施形態を説明するための工程図であ
る。
る。
【図２】従来例を説明するための工程図である。
１１…半絶縁性半導体基板 １２…バッファ層 １３…電子供給層 １４…第１レジスト １５…第１ゲートメタル １６…第２ゲートメタル １７…第２レジスト １８…ゲート電極 １９…絶縁膜 ２０…キャップ層 ２１…ソース電極 ２２…ドレイン電極 ２３…絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA03 AA05 BB00 BB33 CC01 DD22 DD48 EE05 EE17 FF07 GG12 5F102 FA03 GB01 GC01 GD01 GJ05 GK05 GM06 GN05 GQ01 GR04 GR09 GR12 GS01 GS04 GT03 HA01 HA06 HC01 HC02 HC17
Claims (5)
- 【請求項１】 半導体基板上に形成された電子供給層上
に第１レジストを堆積し、前記第１レジストのゲート形
成領域にゲート電極用開口部を設ける第１工程と、前記
第１レジスト上および前記ゲート電極用開口部に露出す
る前記電子供給層上にゲートメタルを堆積する第２工程
と、前記ゲートメタル上に、前記ゲート電極用開口部の
上方領域を覆う形の第２レジストをパターニング形成す
る第３工程と、前記第２レジストをマスクとして、前記
ゲートメタルをエッチングしゲート電極を形成する第４
工程と、前記第１レジストおよび前記第２レジストを剥
離する第５工程と、前記電子供給層および前記ゲート電
極上に絶縁膜を形成する第６工程と、この絶縁膜をエッ
チバックして前記半導体基板上の前記電子供給層を露出
させる第７工程と、前記絶縁膜および前記ゲート電極を
マスクとしてその露出した電子供給層上にキャップ層を
エピタキシャル成長させる第８工程と、前記キャップ層
上の所定位置にオーミックメタルを形成する第９工程と
からなる半導体装置の製造方法。 - 【請求項２】 第３工程で形成される第２レジストは、
第１レジストに設けたゲート電極開口部に対して一方の
側が他方の側よりも長く偏倚した形に形成されることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 第１工程と第２工程との間に、電子供給
層の一部をスライトエッチングする工程を設けた請求項
１記載の半導体装置の製造方法。 - 【請求項４】 電子供給層およびゲート電極の面に形成
された絶縁膜を剥離した後、再度、前記電子供給層が形
成された前記半導体基板および前記ゲート電極の各表面
に絶縁膜を形成する工程を設けた請求項１記載の半導体
装置の製造方法。 - 【請求項５】 パターニングした第２レジストの幅がゲ
ート電極用開口部よりも広く形成したことを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086841A JP2001274377A (ja) | 2000-03-27 | 2000-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086841A JP2001274377A (ja) | 2000-03-27 | 2000-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274377A true JP2001274377A (ja) | 2001-10-05 |
Family
ID=18602943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000086841A Pending JP2001274377A (ja) | 2000-03-27 | 2000-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274377A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10220999A1 (de) * | 2003-02-06 | 2003-11-20 | United Monolithic Semiconduct | Verfahren zur Herstellung eines Halbleiterbauelements und danach hergestelltes Halbleiterelement |
| US7041541B2 (en) | 2002-05-11 | 2006-05-09 | United Monolithic Semiconductors Gmbh | Method for producing a semiconductor component, and semiconductor component produced by the same |
| JP2010067692A (ja) * | 2008-09-09 | 2010-03-25 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
-
2000
- 2000-03-27 JP JP2000086841A patent/JP2001274377A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7041541B2 (en) | 2002-05-11 | 2006-05-09 | United Monolithic Semiconductors Gmbh | Method for producing a semiconductor component, and semiconductor component produced by the same |
| US7432563B2 (en) | 2002-05-11 | 2008-10-07 | United Monolithic Semiconductors Gmbh | Method for producing a semiconductor component and semiconductor component produced by the same |
| DE10220999A1 (de) * | 2003-02-06 | 2003-11-20 | United Monolithic Semiconduct | Verfahren zur Herstellung eines Halbleiterbauelements und danach hergestelltes Halbleiterelement |
| JP2010067692A (ja) * | 2008-09-09 | 2010-03-25 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US8159027B2 (en) | 2008-09-09 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
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