JPH02148738A - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JPH02148738A
JPH02148738A JP63302531A JP30253188A JPH02148738A JP H02148738 A JPH02148738 A JP H02148738A JP 63302531 A JP63302531 A JP 63302531A JP 30253188 A JP30253188 A JP 30253188A JP H02148738 A JPH02148738 A JP H02148738A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電界効果トランジスタの製造方法に関し、特
に非対称ゲートを有する電界効果トランジスタの製造方
法に関するものである。
〔従来の技術〕
一般に、化合物半導体を用いたＭＥＳＦＥＴ、例えばＧ
ａＡｓ−ＭＥＳＦＥＴは電子移動度が大きく、高周波ト
ランジスタとして注目されている。
従来、耐熱性ゲート・セルファラインＦＥＴは、第５図
に示すように耐熱性ゲート２とｎ″層４ａ。
４ｂとを近接して作製するか、若しくは第６図に示すよ
うに、ソース用ｎ°層４ａとゲート２との間隔とドレイ
ン用ｎ”ｊｉ４ｂとゲート２との間隔とを等しく形成し
ていた。また、その他に上記のような耐熱性ゲート・セ
ルファラインプロセスを用いないソース・ドレイン先行
型のＦＥＴには、ソース抵抗を下げるためにソースより
にゲートをずらして非対称ゲート構造とする第７図に示
すような構造のＦＥＴがある。
ここで、第５図に示すセルファラインＦＥＴにおいては
、耐熱性ゲート２とｎ′″Ｎ４ａ、４ｂとが近接してい
るのでソース抵抗が低減されて電流駆動能力が向上する
利点があり、第６図に示すセルファラインＦＥＴにおい
ては、上記第５図に示したＦＥＴにおいて顕著にみられ
る短かチャネル効果を抑制し、さらにはゲート寄生容量
を低減することを目的としてゲートとｎ″眉を分離して
いる。また、第７図に示す耐熱性ゲートを用いないソー
ス・ドレイン先行型の非対称ゲートＦＥＴは、前述した
通り対称ゲートＦＥＴに比べてソース抵抗が下がり電流
駆動能力ｇｍ等が増大するという利点を有している。し
かしながら、第５図に示す従来の構造では、Ｉ）ニア用
ＦＥＴ、リニア用ＩＣ用途を考えた場合、ゲート２とｎ
″層４ａ、４ｂが近接しているためにドレイン耐圧が小
さく、第６図に示す従来構造では、ゲート２とｎ゛層４
ａ。
４ｂとが分離されてドレイン耐圧は大きくなるが、対称
ゲート構造であるためゲート・ソース間も分離されてお
り、ソース抵抗が高くなり電流駆動能力が小さくなる。
また、第７図に示す従来構造は非対称ゲート構造ではあ
るが、セルファラインプロセスでないため、非対称ゲー
ト形成の再現性が乏しい等の問題点があった。
このように、素子の高周波領域での高性能化。
高信頼性化を図るためには、ＧａＡｓ−ＭＥＳＦＥＴの
相互コンダクタンスｇｍ及びゲート・ドレイン耐圧の増
大と、ゲート及びソースの各寄生抵抗の低減を図ること
が必要であり、これを実現するには、ゲート長、ゲート
・ソース間距離を狭くし、ゲート・ドレイン間距離は広
くすることが有効であると考えられている。
従来、このような寄生抵抗の低減を図り、しかもゲート
長を短縮した非対称ゲート構造を有するＧａＡｓ−ＭＥ
ＳＦＥＴの製造方法として第４図（ａｌ〜（ｆｌに示さ
れたものがある。即ち、第４図は特開昭６２−８６８７
０号公報に示された従来のＧａ　Ａ　ｓ−ＭＥＳＦＥＴ
の主要製造工程における断面図を示しており、図におい
て、２１は半絶縁性ＱａＡｓ基板、２２は活性層、２３
は高融点金属シリサイド層、２４は高濃度ソース領域、
２５は高濃度ドレイン領域、２６はソース電極、２７は
ドレイン電極、２８は絶縁膜、２９はレジストである。
以下、製造方法を図に従って説明する。
まず、半絶縁性ＧａＡｓ基板２１にシリコンイオンを注
入し、チャネル領域となる活性Ｎ２を形成する（第４図
（ａ））。そして、活性層２の表面に高融点金属シリサ
イドを蒸着し、さらにＣＶＤ法によりＳｉＯ，よりなる
絶縁膜を堆積し、通常の写真食刻法を用いてドレイン・
ソース領域間距離に相当する長さの高融点金属シリサイ
ドＮ２３゜絶縁膜２８を形成する（第４図（ｂ））、次
に、ホトレジスト２９を高融点金属シリサイドＮ２３．
絶縁膜２８のソース側端面側を覆うように設け、ホトレ
ジスト２９をマスクとして高融点金属シリサイド層２３
上の絶縁膜２Ｂを一部除去する（第４図（Ｃ））、さら
に、ホトレジスト２９を除去し、基板にシリコンイオン
を注入する（第４図（ｄ））、そして、絶縁膜２８をマ
スクとして高融点金属シリサイド７１２３のドレイン側
の一部をエツチングにより除去し、砒素雰囲気中で熱処
理をしてソース領域２４及びドレイン領域２５を形成す
る（第４図（ｅ））。次に、通常の写真食刻法を用いて
オーミック電極をソース領域２４及びドレイン領域２５
上に形成し、ソース電極２６及びドレイン電極２７とし
、最後に絶縁膜２８を除去して完成する（第４図（ｆ）
）。以上のようなセルファラインプロセスで形成された
電界効果トランジスタは高融点シリサイド層２３とドレ
イン領域２５との間にある一定の距離を有しているので
、ゲート・ドレイン耐圧を高く保持できる。
〔発明が解決しようとする課題〕
しかしながら、従来の電界効果トランジスタは以上のよ
うに構成されており、ゲート電極２３のゲート長、及び
ゲート電極とドレイン領域２５との間隔はゲート電極２
３のサイドエツチングにより決定しているので、ゲート
長、及びゲート・ドレイン領域間隔の制御性が悪く、ま
た、ゲート電極２３の下の活性層２２やドレイン領域２
５はサイドエツチングの間中プラズマにさらされている
こととなり、これによりダメージを受けてＦＥＴの特性
の劣化を生じやすいという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、十分なドレイン耐圧が得られるとともに、十
分な電流駆動能力が得られ、特性の良いＦＥＴを高精度
に再現性良く形成できる電界効果トランジスタの製造方
法を提供することを目的とする。
〔課題を解決するための手段〕
この発明に係る電界効果トランジスタの製造方法は、半
導体基板上に活性層を形成した後、基板上のソース領域
形成部分を除く部分に設けたゲート層をマスクとして、
あるいはゲート層を覆うように基板全面に絶縁膜の薄層
を形成し、この絶縁膜とゲート層をマスクとしてイオン
注入法によりソース領域を形成し、ドレイン側ゲート端
を決定するためのレジストパターンを形成し、エツチン
グによりゲート層を加工してゲートｔｆ７ｉを形成し、
ドレイン側のゲート電極側壁部分に所望の壁厚を有する
絶縁膜を形成し、この絶縁膜とレジストをマスクとして
イオン注入法によりドレイン領域を形成した後、レジス
トと絶縁膜を除去し、ソース電極及びドレイン電極を形
成するようにしたものである。また、本発明の電界効果
トランジスタの製造方法は、上述のドレイン領域形成後
、基板全面にレジストを塗布してゲート電極が露出する
までエッチバックし、ゲート電極上にゲート長よりも幅
広の低抵抗金属層を形成し、この低抵抗金属層をマスク
としてオーミック電極を形成するようにしたものである
。
〔作用〕
この発明の電界効果トランジスタは以上のような方法に
より製造したので、セルファラインによりゲート電極と
ドレイン領域との間隔を広く、ゲ−）ｉｔ極とソース領
域との間隔は近接して形成でき、ソース抵抗の低減とゲ
ート・ドレイン耐圧及び電流駆動能力の向上を同時に満
たす素子を再現性良（形成できる。また、ゲート・ドレ
イン領域間は絶縁膜のゲート側壁厚により必要に応じて
所望の広さにセルフラインに制御できるとともにソース
領域とドレイン領域とを互いに異なる工程で形成するの
で、ソース領域をドレイン領域よりも高１度にでき、こ
れによりソース抵抗の低減とゲート・ドレイン耐圧をさ
らに向上できる。さらにゲート電極の上層として低抵抗
金属層を設けるようにした構造ではゲート抵抗の低減も
図ることができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例による電
界効果トランジスタを製造方法を示す工程断面図であり
、図において、１は半絶縁性ＧａＡＳ基板、２は耐熱性
ゲート、３はｎ型チャネル層、４１はソース用ｎ”ｌｌ
、４２はドレイン用ｎ０層、５はレジスト、６は絶縁膜
、６′は耐熱性ゲート２の側壁の絶縁膜、７はソース電
極、８はドレイン電極である。
次に製造方法について説明する。
まず、第１図（８）に示すように〜６００μｍの厚さを
有する半絶絶縁性ＧａＡｓ基板１の主表面全面に数百人
（７）ＳｉＯ，５ｉＯＮ、あるいはＳＩＮからなる層を
形成し、３０〜５０ＫｅＶ、１〜６　ＸＩＯ”　ｃｍ　
−”でＳｉイオンを注入し、熱処理をした後に上記Ｓｉ
０，５ｉＯＮ、あるいはＳＩＮからなる層を除去してｎ
型チャネルＮ３を形成する。さらに基板全面にスパッタ
、あるいはＣＶＤ法によりＷＮ。
ＷＡｆ、ＷＳ　ｌｘ　、Ｗ等からなる耐熱性ゲート材料
２を２０００〜５０００人堆積し、ソース用ｎ９層形成
部分のみ選択エツチングを行った後、該耐熱性ゲート材
料２をマスクとしてＳｉイオンあるいはＳｅイオンを５
０〜１００　ＫｅＶ、Ｉ　ＸＩＯ”ｃｎ＋−”以上で注
入し、ソース用高濃度ｎ″１４１を形成する。この直後
に１亥ソース用ｎ“層のアニールとしてアルシン（Ａ３
Ｈ３）雰囲気中でｓｏｏ　ｇＯ熱処理を行なう。
次に、第１図（ｂｌに示すようにドレイン側ゲート端を
決定するためのレジストパターン５を形成し、ＲＩＥ、
あるいはＥＣＲエツチングにより所望のゲート長に耐熱
性ゲート材料２を加工してゲート電極２゛を形成した後
、絶縁膜６　（ＳｉＮ、５ｔＯｘ、Ｓｉｎ、５ｉＯＮ等
）を全面に形成する。
次に第１図（Ｃ１に示すようにＣＦ、系、ＮＦｊ系。
あるいはＳＦ、系とＯｌとＮ２との混合ガスを用いた異
方性のドライエツチング、例えば、ＲｒＥやＥＣＲエツ
チングにより該１色縁膜６をゲート電極２′の側壁に残
すように加工する。この時、エツチングの諸条件を選択
することにより、ゲート側壁に残存する絶縁膜６°の横
幅が所望のゲート電極２°　とドレイン領域との間隔に
等しくなるようにする。その後、該ゲート側壁の絶縁膜
６°　とレジスト５をマスクとして、基板全面にＳｉイ
オン、あるいはＳｅイオンを５０　ＫｅＶ、　ｌ　ＸＩ
Ｏ”ｃｍ−”以下で注入し、ソース領域４工よりも低濃
度でしかもソース領域４１よりも浅くドレイン用低濃度
ｎ”？＋ｉ域４２を形成する。そして、不要のゲート側
壁の絶縁膜６°　とレジスト５を除去し、アルシン雰囲
気中で８００度の熱処理を数十分行う、ここで、ソース
領域４１の熱処理は（ａｌの段階で行なうようにしてい
るが、（ａ）の段階では行わずにこの段階でドレイン領
域の熱処理と同時に行なうようにしてもよい。
そして第１図（ｄｌに示すように、ソース用ｎ″層４１
、　　ドレインｎ＋層４２上にそれぞれＡｕ−Ｇｅ　／
　Ｎ　ｉ　／　Ａ　ｕあるいはＧ　ｅ　／　Ｎ　ｉ　／
　Ａ　ｕからなるソース電極７．及びドレイン電極８を
形成する。
この時、ゲート・ソース電極間距離は約０．５〜０゜８
μ麟程度になるようにし、また、ゲート・ドレイン電極
間距離はこれよりも広く形成するようにする。
このような上記第１の実施例においては、耐熱性ゲート
・セルファラインプロセスにより、ゲート′ｇ１極２′
　とドレイン用ｎ″１１４２との間隔は絶縁膜６′のゲ
ート側壁厚で制御し、また、ゲート電極２°　とソース
用ｎ＋層４１とは同一面を境界として形成するので、写
真製版の精度にたよることなく再現性良く形成すること
ができる。また、ゲート２゛　とドレイン用ｎ９層４２
との間はセルフラインで必要に応じて所望の広さに制御
できるので、寸法精度が格段に向上するとともに、ソー
ス抵抗の低減とゲート・ドレイン耐圧及び電ｆＬ駆動能
力の向上を同時に実現することができる。
また、本実施例ではソース用００層４１とドレイン用ｎ
′″Ｎ４２は互いに異なる工程で形成し、しかもソース
用ｎ”１ｉ４１は高濃度で基板１内に深く、ドレイン用
ｎ゛層４２は低濃度で基板１内に浅く形成するようにし
たので、ソース抵抗の低減とゲート・ドレイン耐圧の向
上をさらに図ることができる。
さらに、ゲートを極２°　とソース用ｎ′″層４１間と
は同一面を境界としているので、多くの電流量を必要と
する例えばアナログ用途の際には非常に有効である。
一方、デジタル用途の場合には、一般に上記のアナログ
用途の場合とは異なり、しきい値電圧■ｌを安定に制御
できる制御性の良いＦＥＴが一般に要求されるが、この
場合にはゲート電極２′　とソース用ｎ″Ｎ４１との間
に微小の間隔を設けるようにすればよい。即ち、第２図
（ａ）〜（ｄｌは本発明の第２の実施例による非対称ゲ
ート構造を有する電界効果トランジスタの製造方法を示
す各工程の断面図であり、図において、第１図と同一符
号は同一部分を示し、１２は絶縁膜である。
以下、製造方法について説明する。
まず、第２図（ａ）の工程において、半絶縁性ＧａＡｓ
基板１の主表面に数百人のＳｉＯ，５ｉＯＮ。
あるいはＳｉＮからなる層を形成し、３０〜５０にｅＶ
。
１〜６　ｘｌＱＩｔ　ｃｒａ　−”　　でＳｔイオンを
注入し、熱処理をした後に上記Ｓｉｎ、５ｉＯＮ、ある
いはＳｉＮからなる層を除去してｎ型チャネル層３を形
成する。さらに基板１全面にスパッタ、あるいはＣＶＤ
法によりＷＮ、　Ｗ　Ａ　１　、　Ｗ　Ｓ　ｉ　ｘ　、
　Ｗ等からなる耐熱性ゲート材料２を２０００〜５００
０人堆積する。ソース用ｎ”１１形成部分のみ選択エツ
チングを行った後、約２５００Å以下の膜厚を有するＳ
ｉＯ，ＳｉＮ、５ｉＯＮ、あるいはｓ　ｉ　Ｏｆ等から
なる絶縁膜１２を全面に形成する。そして、該絶縁膜１
２をマスクとしてにＳｔイオンあるいはＳｅイオンを５
０〜ｌＯＯＫｅＶ、１　ｘｌＯ”ｃｓ−窓以上で注入し
、ソース用高濃度ｎ＋層４１を形成し、この直後に絶縁
Ｍ１２を除去し、ソース用ｎ゛層のアニールとしてアル
シン（Ａ　ｓ　Ｈユ）雰囲気中で８００度の熱処理を行
なう。
その後の第２図（ｂ）〜（ｄ）の工程はそれぞれ上述の
第１図（ｂ）〜（ｄ）に示すの工程と同様であるので省
略する。
このような上記第２の実施例においては、上記第１の実
施例の効果に加えて、第２図（ａｌの工程において、ソ
ース用０３層４１を形成する前に基板全面に絶縁膜１２
を形成し、これをマスクとしてソース用ｎ”１ｉ４１を
形成し、ソース用ｎ°層４１とゲート電極２″間に上記
絶縁膜１２の膜厚の分だけの間隔を持たせるようにして
いるので、これによりソース・ゲート間の短絡を防止す
ることができる。
また、第３図（ａｌ〜（ｄｌは本発明の第３の実施例に
よる電界効果トランジスタの製造方法を示す各工程の断
面図であり、図において第１図と同一符号は同一部分を
示し、９は粘性の小さいレジスト、１０はレジスト、１
１．ｌｌａ、ｌｌｂはオーミック電極、１３は低抵抗金
属である。
次に、製造方法について説明する。
第３図（ａ）に至るまでの製造工程は第１図（ａｌ〜（
Ｃ）と同一であり、その後、第３図（ａ）に示すように
基板全面に比較的粘性の小さいレジスト９を塗布してレ
ジスト９の平坦化を行なう。
そして第３図（ｂ）に示すようにＣＦ、系と０２とＮ２
の混合ガスを用いたＲＩＥによりレジスト９゜レジスト
５と絶縁膜６゛　とをエツチングし、ゲート電極２°の
頭出しを行なう。但し、エツチングはレジスト９．レジ
スト５と絶縁膜６゛　のエッチレートがほぼ同等となる
条件を選択する。そしてゲート電極２″の上部にゲート
電極２′より幅広の上層ゲートパターン用のレジスト抜
きパターン１０を形成する。
次に、第３図（Ｃ，ｌに示すように基板全面にＴｉ／Ａ
　ｕ　、　Ｔ　ｉ　／　Ｍ　ｏ　／　Ａ　ｕ　、あるい
はＴ　ｉ　／　Ｐ　ｔ　／Ａｕ等の低抵抗金属を蒸着し
、リフトオフ法によりゲート電極２”の上層として低抵
抗金属層１３を形成する。その後、さらに該低抵抗金属
層１３をマスクにＡ　ｕ−Ｇ　ｅ　／　Ｎ　ｉ　／　Ａ
　ｕあるいはＧｅ／　Ｎ　ｉ　／　Ａ　ｕを蒸着してオ
ーミック電極１１．１１ａ、ｌｌｂを形成する。
そして、第３図（ｄ）に示すようにゲート電極２゛の側
壁に形成された絶縁膜６゛を除去し、本素子を完成する
。
以上のように、第３の実施例によれば、ゲート電極２゛
上にゲート長よりも大きい寸法を有する低抵抗金属層１
３を設けるようにしたので、上記第１の実施例の効果に
加えて、ゲート抵抗を大幅に低減でき、高周波領域での
高性能化を図ることができる。
なお、上記第３の実施例では第１図（ｄ）の工程におい
て、絶縁膜６°を除去するようにしているが、これは第
３図（ｅ）の段階で絶縁膜６°を有することにより本素
子がリークの特性の良い方向に働く場合には除去する必
要はない。
また、上記第３の実施例では、ゲート電極２゛とソース
用ｎ＋層４１とが隣接している構造のものを適用したが
、これは勿論、上記第２の実施例に示すようにゲート電
極２′　とソース用ｎ゛層４１との間に一定を間隔を有
する素子に適用してもよい。
なお、上記第１．第２及び第３の実施例ではＧａＡｓ−
ＭＥＳＦＥＴを用いたが、ＧａＡＳ−ＪＦＥＴ、ＩｎＰ
−ＭＩＳＦＥＴあるいはＳｔ−ＭＯＳＦＥＴ等、あらゆ
るＦＥＴの非対称ゲート形成方法として広（適用するこ
とができる。
〔発明の効果〕
以上のようにこの発明によれば、半導体基板上に活性層
を形成した後、基板上のソース領域形成部分を除く部分
に設けたゲート層をマスクとして、もしくはゲート層と
ゲート層を覆うように基板全面に設けた絶縁膜の薄層と
をマスクとしてイオン注入によりソース領域を形成し、
ドレイン側ゲート端を決定するためのレジストパターン
を形成してエツチングによりゲート電極を形成し、ドレ
イン側のゲート電極側壁部分に所望の壁厚を有する絶縁
膜を形成し、絶縁膜とレジストをマスクとしてイオン注
入によりドレイン領域を形成した後、レジストと絶縁膜
を除去してソース電極及びドレイン電極を形成するよう
にしたので、ゲート・ドレイン領域間隔はゲート側壁厚
で制御された間隔を有するとともに、ゲートとソース領
域とは同一面を境界とするか、もしくは絶縁膜厚で制御
された間隔を有することとなるので、従来の耐熱性ゲー
ト・セルファラインＦＥＴで同時に実現できなかったド
レイン耐圧と電流駆動能力の向上を図ることができる。
また、セルファラインゲート・プロセスを用いて非対称
ゲートを作製したので再現性、制御性が非常に良く、ゲ
ート長、ゲート・ソース領域間、及びゲート・ドレイン
領域間の寸法精度を格段に向上することができる。また
、さらにはソース領域とドレイン領域とを別々の工程で
形成したので、容易にソース領域を高濃度に、また、ド
レイン領域を低濃度に形成でき、これによりさらなるソ
ース抵抗の低減とドレイン耐圧の向上を図ることができ
る。
また、本発明によれば上述のドレイン領域形成後、基板
全面にレジストを塗布してゲート電極が露出するまでエ
ッチバンクし、ゲート電極上にゲート長よりも幅広の低
抵抗金属を形成し、この低抵抗金属層をマスクとしてオ
ーミック電極を形成するようにしたので、上記の効果に
加えてさらにゲート抵抗を低減することができ、高周波
領域で高利得が得られる効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の第１の実施例による電
界効果トランジスタの製造方法の各主要工程の断面図、
第２図（ａ）〜（ｄ）は本発明の第２の実施例による電
界効果トランジスタの製造方法の各主要工程の断面図、
第３図（ａ）〜（ｄ）は本発明の第３の実施例による電
界効果トランジスタの製造方法の各主要工程の断面図、
第４図（ａ）〜（ｆ）は従来の電界効果トランジスタの
製造方法を示す各工程の断面図、第５図、第６図、第７
図はそれぞれ従来の電界効果トランジスタの構造を示す
断面図である。 図において、１・・・半導体絶縁性ＧａＡｓ基板、２・
・・耐熱性ゲート、２゛・・・ゲート電極、３・・・ｎ
型チャネル層、４１・・・ソース用ｎ”ＪＩ、４２・・
・ドレイン用ｎ＋層、５．９・・・粘性の小さいレジス
ト、１０・・・レジスト、６・・・絶縁膜、６′・・・
ゲート側壁の絶縁膜、７・・・ソース電極、８・・・ド
レイン電極、１１、ｌｌａ、ｌｌｂ・・・オーミック電
極、１２・・・絶縁膜、１３・・・低抵抗金属層。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）非対称ゲート構造を有する電界効果トランジスタ
    の製造方法において、 半導体基板上に活性層を形成した後、基板上のソース領
    域形成部分を除く部分にゲート層を形成する第１の工程
    と、 上記ゲート層、もしくは該ゲート層及び該ゲート層を覆
    うように基板全面に形成した第１の絶縁膜をマスクとし
    てイオン注入法によりソース領域を形成する第２の工程
    と、 ドレイン側ゲート端を決定するためのレジストパターン
    を形成し、エッチングにより上記ゲート層を加工してゲ
    ート電極を形成する第３の工程と、ドレイン側のゲート
    電極側壁部分に所望の壁厚を有する第２の絶縁膜を形成
    し、該第２の絶縁膜と上記レジストをマスクとしてイオ
    ン注入法によりドレイン領域を形成する第４の工程と、 上記レジスト及び第２の絶縁膜を除去し、ソース電極及
    びドレイン電極を形成する第５の工程とを含むことを特
    徴とする電界効果トランジスタの製造方法。
  2. （２）非対称ゲート構造を有する電界効果トランジスタ
    の製造方法において、 半導体基板上に活性層を形成した後、基板上のソース領
    域形成部分を除く部分にゲート層を形成する第１の工程
    と、 上記ゲート層、もしくは該ゲート層及び該ゲート層を覆
    うように基板全面に形成した第１の絶縁膜をマスクとし
    てイオン注入法によりソース領域を形成する第２の工程
    と、 ドレイン側ゲート端を決定するための第１のレジストパ
    ターンを形成し、エッチングにより上記ゲート層を加工
    してゲート電極を形成する第３の工程と、 ドレイン側のゲート電極側壁部分に所望の壁厚を有する
    第２の絶縁膜を形成し、該第２の絶縁膜と上記第１のレ
    ジストをマスクとしてイオン注入法によりドレイン領域
    を形成する第４の工程と、基板全面に第２のレジストを
    塗布し、該第２のレジストを上記ゲート電極が露出する
    までエッチバックする第５の工程と、 上記ゲート電極上に該ゲート電極のよりも幅広の低抵抗
    金属を形成し、該低抵抗金属層をマスクとしてオーミッ
    ク電極を形成する第６の工程とを含むことを特徴とする
    電界効果トランジスタの製造方法。
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