JPH0475351A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH0475351A JPH0475351A JP2189838A JP18983890A JPH0475351A JP H0475351 A JPH0475351 A JP H0475351A JP 2189838 A JP2189838 A JP 2189838A JP 18983890 A JP18983890 A JP 18983890A JP H0475351 A JPH0475351 A JP H0475351A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は化合物半導体装置の製造方法に関し、特に高
融点金属を用いた自己整合型ゲー）ＧａＡｓ電界効果ト
ランジスタの製造方法において、短チャンネル効果の抑
制、ゲート・ソース間容量の低減を図る技術に関するも
のである。
融点金属を用いた自己整合型ゲー）ＧａＡｓ電界効果ト
ランジスタの製造方法において、短チャンネル効果の抑
制、ゲート・ソース間容量の低減を図る技術に関するも
のである。
第２図は従来の高融点金属を用いた自己整合型ゲートを
存するＧａＡｓ電界効果トランジスタの主な製造工程を
示すものである。
存するＧａＡｓ電界効果トランジスタの主な製造工程を
示すものである。
以下、これを用いて従来の製造方法を説明する。
まず、第２図（ａ）に示すように半絶縁性ＧａＡｓ基板
１上の所望の位置にイオン注入により活性層２（以下、
１層と称す）を形成する。
１上の所望の位置にイオン注入により活性層２（以下、
１層と称す）を形成する。
次に、第２図（ｂ）に示すように半絶縁性ＧａＡｓ基板
１上全面にスパッタ法あるいは蒸着法により高融点金属
、例えば、Ｗ Ｓ ｉ ｘを被着させ、写真製版技術に
よりフォトレジスト４のバターニングを行い、該フォト
レジスト４をマスクとし、ＷＳｉｘ３’をＣＦ ａ ＋
Ｏ□やＳＦ、ガスなどを用いた反応性イオンエツチン
グにより加工する。
１上全面にスパッタ法あるいは蒸着法により高融点金属
、例えば、Ｗ Ｓ ｉ ｘを被着させ、写真製版技術に
よりフォトレジスト４のバターニングを行い、該フォト
レジスト４をマスクとし、ＷＳｉｘ３’をＣＦ ａ ＋
Ｏ□やＳＦ、ガスなどを用いた反応性イオンエツチン
グにより加工する。
次に第２図（Ｃ）に示すようにＷＳｉｘ３’をマスクに
イオン注入、アニール法により中濃度ドーピング層５（
以下、ｎ゛層と称す）を形成する。
イオン注入、アニール法により中濃度ドーピング層５（
以下、ｎ゛層と称す）を形成する。
次に第２図（ｄ）に示すように、全面に絶縁膜６をプラ
ズマＣＶＤ法などにより堆積させた後、第２図（ｅ）に
示すようにＷＳｉｘ３’ の側壁にのみ残すように絶縁
膜６”を反応性イオンエツチングにより異方性エツチン
グする。
ズマＣＶＤ法などにより堆積させた後、第２図（ｅ）に
示すようにＷＳｉｘ３’ の側壁にのみ残すように絶縁
膜６”を反応性イオンエツチングにより異方性エツチン
グする。
次に第２図＜ｆ）に示すようにイオン注入、アニール法
により高濃度層７（以下、ｎ゛層と称す）を形成し、さ
らに第２図（９）に示すようにｎ゛層７オーミック接触
をとるソース電極８ａ、 ドレイン電極８ｂを蒸着・
リフトオフ法により形成し、これにより電界効果トラン
ジスタを形成する。
により高濃度層７（以下、ｎ゛層と称す）を形成し、さ
らに第２図（９）に示すようにｎ゛層７オーミック接触
をとるソース電極８ａ、 ドレイン電極８ｂを蒸着・
リフトオフ法により形成し、これにより電界効果トラン
ジスタを形成する。
しかし、素子の微細化を図るためにゲート長を短くした
場合、ｎ層２直下の半絶縁性Ｇａｐｓ基板部でのリーク
電流が増大し、いわゆる短チャンネル効果が発生する。
場合、ｎ層２直下の半絶縁性Ｇａｐｓ基板部でのリーク
電流が増大し、いわゆる短チャンネル効果が発生する。
特にゲート長が１μｍ以下ではこれが顕著になり、閾値
電圧のバラツキが大きくなるという問題点がある。
電圧のバラツキが大きくなるという問題点がある。
この短チャンネル効果を抑制する方法としては、ｎ層５
とｎ゛層層下下ｐ型ドーピング層９（以下、２層と称す
）を設ける事がを効であり、このようなｐｔｉ９を設け
ることにより短チャンネル効果はゲート長０．５μｍま
で抑制することができると言われている。
とｎ゛層層下下ｐ型ドーピング層９（以下、２層と称す
）を設ける事がを効であり、このようなｐｔｉ９を設け
ることにより短チャンネル効果はゲート長０．５μｍま
で抑制することができると言われている。
第３図はソース領域及びドレイン領域のｎ層５゜ｎ″Ｎ
７下に一面に２層９を設けたものを示している。
７下に一面に２層９を設けたものを示している。
しかし、第３図の構造の場合、ソース電極下にも２層が
あるためソース・ゲート容量が増加し、トランジスタの
高周波特性が劣化するという問題点がある。
あるためソース・ゲート容量が増加し、トランジスタの
高周波特性が劣化するという問題点がある。
そこで、特性の劣化もなく短チャンネル効果を抑制する
ものとして、ドレイン領域のｎＮ５及びｎ゛層７下のみ
に選択的に２層９を形成した構造を第４図に示す。
ものとして、ドレイン領域のｎＮ５及びｎ゛層７下のみ
に選択的に２層９を形成した構造を第４図に示す。
本構造の形成方法は第５図（ａ）に示すように、活性層
２を形成する前に、予め半絶縁性ＧａＡｓ基板１上に写
真製版によりレジスト膜１１を形成し、これをマスクと
してイオン注入によりｐ型の不純物を注入して２層９を
形成するもので、その後の第５図（ｂ）〜（（至）に示
す工程は上述した第２図（ａ）〜（員に相当するもので
ある。
２を形成する前に、予め半絶縁性ＧａＡｓ基板１上に写
真製版によりレジスト膜１１を形成し、これをマスクと
してイオン注入によりｐ型の不純物を注入して２層９を
形成するもので、その後の第５図（ｂ）〜（（至）に示
す工程は上述した第２図（ａ）〜（員に相当するもので
ある。
しかしながら、第４図に示すようなドレイン電極下にの
み９層９を設けた構造は、短チヤネル効果を抑制するた
めには最適な構造ではあるが、この構造を得るには第５
図に示したように、９層９の形成、及びゲート電極３°
の形成に写真製版技術を必要としていたため、写真製版
技術の合わせ精度上の問題から、第６図に示すようにｐ
ｌｉ９がドレイン電極下のｎ層５とｎ゛層７覆うように
正確に形成されない場合がある。この場合、ｎ層５とｎ
＋層７の一部が露出しているので、短チャンネル効果は
抑制されず、依然として半絶縁性基板１内でリーク電流
が流れることとなり、しきい値電圧のバラツキを生じる
こととなっていた。
み９層９を設けた構造は、短チヤネル効果を抑制するた
めには最適な構造ではあるが、この構造を得るには第５
図に示したように、９層９の形成、及びゲート電極３°
の形成に写真製版技術を必要としていたため、写真製版
技術の合わせ精度上の問題から、第６図に示すようにｐ
ｌｉ９がドレイン電極下のｎ層５とｎ゛層７覆うように
正確に形成されない場合がある。この場合、ｎ層５とｎ
＋層７の一部が露出しているので、短チャンネル効果は
抑制されず、依然として半絶縁性基板１内でリーク電流
が流れることとなり、しきい値電圧のバラツキを生じる
こととなっていた。
このように従来の製造方法によれば、９層９をドレイン
電極８ｂ下のｎ３層７とｎ゛層５覆うように制御性、再
現性よく形成することができず、この結果、短チヤネル
効果を均一性よく抑制することができないという問題が
あった。
電極８ｂ下のｎ３層７とｎ゛層５覆うように制御性、再
現性よく形成することができず、この結果、短チヤネル
効果を均一性よく抑制することができないという問題が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、ドレイン電極下にのみ正確にｐ層を有する構
造を、制御性、再現性よく形成でき、常に均一性よく短
チヤネル効果を防止できる化合物半導体装置の製造方法
を提供することを目的とする。
たもので、ドレイン電極下にのみ正確にｐ層を有する構
造を、制御性、再現性よく形成でき、常に均一性よく短
チヤネル効果を防止できる化合物半導体装置の製造方法
を提供することを目的とする。
（課題を解決するための手段〕
この発明に係る半導体装置の製造方法は、半絶縁性化合
物半導体基板表面に第１導電型の低濃度不純物拡散層を
形成するとともに選択的に絶縁膜を形成し、該絶縁膜の
端部に高融点金属の側壁を設け、該絶縁膜、高融点金属
をマスクに第２導電型不純物拡散領域を形成するための
イオン注入を行い、次に絶縁膜を除去することにより側
壁にあった高融点金属をゲート電極として用い、該ゲー
ト電極をマスクとしイオン注入を行い、第１導電型の高
濃度不純物拡散頭載を形成し、この上にソース電極、ド
レイン電極を形成したものである。
物半導体基板表面に第１導電型の低濃度不純物拡散層を
形成するとともに選択的に絶縁膜を形成し、該絶縁膜の
端部に高融点金属の側壁を設け、該絶縁膜、高融点金属
をマスクに第２導電型不純物拡散領域を形成するための
イオン注入を行い、次に絶縁膜を除去することにより側
壁にあった高融点金属をゲート電極として用い、該ゲー
ト電極をマスクとしイオン注入を行い、第１導電型の高
濃度不純物拡散頭載を形成し、この上にソース電極、ド
レイン電極を形成したものである。
また、この発明に係る化合物半導体装置の製造方法は、
半絶縁性化合物半導体基板表面に第１導電型の低濃度不
純物拡散層を形成するとともにこの上に選択的に第１の
絶縁膜を形成し、該第１の絶縁膜の端部に高融点金属の
側壁を設け、該絶縁膜、高融点金属をマスクに第２導電
型不純物拡散領域を形成するためのイオン注入を行い、
絶縁膜を除去して側壁の高融点金属膜をゲート電極とし
て用い、該ゲート電極をマスクとしてイオン注入を行い
、第１導電型の中間濃度不純物拡散領域を形成し、全面
に第２の絶縁膜を形成し、エッチバックによりゲート電
極の両側壁に第２の絶縁膜の一部を残し、これらをマス
クとしてイオン注入により第１導電型の高濃度不純物領
域を形成し、この上にソース電極、ドレイン電極を形成
するよう、にしたものである。
半絶縁性化合物半導体基板表面に第１導電型の低濃度不
純物拡散層を形成するとともにこの上に選択的に第１の
絶縁膜を形成し、該第１の絶縁膜の端部に高融点金属の
側壁を設け、該絶縁膜、高融点金属をマスクに第２導電
型不純物拡散領域を形成するためのイオン注入を行い、
絶縁膜を除去して側壁の高融点金属膜をゲート電極とし
て用い、該ゲート電極をマスクとしてイオン注入を行い
、第１導電型の中間濃度不純物拡散領域を形成し、全面
に第２の絶縁膜を形成し、エッチバックによりゲート電
極の両側壁に第２の絶縁膜の一部を残し、これらをマス
クとしてイオン注入により第１導電型の高濃度不純物領
域を形成し、この上にソース電極、ドレイン電極を形成
するよう、にしたものである。
この発明においては、半絶縁性化合物半導体基板上に選
択的に形成した絶縁膜の端部に高融点金属の側壁を設け
、該絶縁膜、高融点金属をマスクとするイオン注入によ
り第２導電型の不純物拡散領域を形成したので、写真製
版を用いることなしに自己整合的にドレイン電極下にの
み第２導電型の不純物拡散領域が形成される。また、次
の工程で絶縁膜を除去することにより側壁にあった高融
点金属をゲート電極として用いるようにしたので、ゲー
ト電極も写真製版を用いることなく形成でき、ゲート長
の短いものが制御性、再現性よく得られる。
択的に形成した絶縁膜の端部に高融点金属の側壁を設け
、該絶縁膜、高融点金属をマスクとするイオン注入によ
り第２導電型の不純物拡散領域を形成したので、写真製
版を用いることなしに自己整合的にドレイン電極下にの
み第２導電型の不純物拡散領域が形成される。また、次
の工程で絶縁膜を除去することにより側壁にあった高融
点金属をゲート電極として用いるようにしたので、ゲー
ト電極も写真製版を用いることなく形成でき、ゲート長
の短いものが制御性、再現性よく得られる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による化合物半導体装置の製
造方法を工程順に示したものである。図において、１は
半絶縁性ＧａＡｓ基板、２は第１導電型の低濃度不純物
拡散層（ｎ層）、３はＷＳｉＸなどからなる高融点金属
、３”はｗｓｉＸからなるゲート電極、５は第１導電型
の中間濃度不純物拡散層（ｎ’Ｊｉｌ）、７は第１導電
型の高濃度不純物拡散層（ｎ”層）、８ａはソース電極
、８ｂはドレイン電極、９は第２導電型の不純物拡散層
（２層）、１０は第１の絶縁膜、６．６゛は第２の絶縁
膜である。
造方法を工程順に示したものである。図において、１は
半絶縁性ＧａＡｓ基板、２は第１導電型の低濃度不純物
拡散層（ｎ層）、３はＷＳｉＸなどからなる高融点金属
、３”はｗｓｉＸからなるゲート電極、５は第１導電型
の中間濃度不純物拡散層（ｎ’Ｊｉｌ）、７は第１導電
型の高濃度不純物拡散層（ｎ”層）、８ａはソース電極
、８ｂはドレイン電極、９は第２導電型の不純物拡散層
（２層）、１０は第１の絶縁膜、６．６゛は第２の絶縁
膜である。
次に製造方法について説明する。
まず、第１図（ａ）に示すように半導体絶縁性ＧａＡｓ
基板１上の所望の位置にイオン注入法あるいはエピタキ
シャル成長法によりｎ層２を形成する。
基板１上の所望の位置にイオン注入法あるいはエピタキ
シャル成長法によりｎ層２を形成する。
イオン注入の場合は、例えば、Ｓｉイオンを加速電圧５
０ ｋ ｅ Ｖ、注入量〜１．５×１０′２個／ｃｍ２
の条件で注入し、深さは〜８００人とする。
０ ｋ ｅ Ｖ、注入量〜１．５×１０′２個／ｃｍ２
の条件で注入し、深さは〜８００人とする。
次に、プラズマＣＶＤ法により絶縁膜を形成後、ＳＦ６
＋Ｈｅ （５０Ｘ）Ｏ１３Ｔｏｒｒ、 ＲＦ印加パワ
ー５０ＷのＲＩＥ法などによりｎ層２上に選択的に絶縁
膜１０を形成する。
＋Ｈｅ （５０Ｘ）Ｏ１３Ｔｏｒｒ、 ＲＦ印加パワ
ー５０ＷのＲＩＥ法などによりｎ層２上に選択的に絶縁
膜１０を形成する。
次に第１図伽）に示すようにＧａＡｓ基板１上全面に、
Ａｒガス１０ ｍＴｏｒｒ中で４００ＷのＤＣスパッタ
を用いた方法、あるいは蒸着法等により高融点金属、例
えばＷＳｉｘ３を被着させる。
Ａｒガス１０ ｍＴｏｒｒ中で４００ＷのＤＣスパッタ
を用いた方法、あるいは蒸着法等により高融点金属、例
えばＷＳｉｘ３を被着させる。
その後、第１図（Ｃ）に示すように、全面をＣＦ。
＋０ｚ（４χ） １５ｍＴｏｒｒ、 ＲＦパワー７５
Ｗによる反応性イオンエツチング、あるいはＳＦ、ガス
を用いた反応性イオンエツチング等によりエッチパック
し、絶縁膜１０の端部の側壁にＷＳｉｘ３“を残存させ
る。この残存しているＷＳｉｘ３°は後にゲート電極と
なるもので、ＷＳｉｘ３’の横幅はゲート長となる。よ
って、第１図（ｂ）、 （Ｃ）の工程では高融点金属材
料（ＷＳｉｘ）の膜厚、及びエツチング条件を制御して
、ゲート長を設計値に形成する。
Ｗによる反応性イオンエツチング、あるいはＳＦ、ガス
を用いた反応性イオンエツチング等によりエッチパック
し、絶縁膜１０の端部の側壁にＷＳｉｘ３“を残存させ
る。この残存しているＷＳｉｘ３°は後にゲート電極と
なるもので、ＷＳｉｘ３’の横幅はゲート長となる。よ
って、第１図（ｂ）、 （Ｃ）の工程では高融点金属材
料（ＷＳｉｘ）の膜厚、及びエツチング条件を制御して
、ゲート長を設計値に形成する。
次に第１図（ｄ）に示すように絶縁膜１０．ＷＳｉ。
３”をマスクに２層を形成するためのイオン注入を行う
。この注入条件はＭｇイオンを加速電圧３００ ｋ ｅ
Ｖ、注入量〜４×１０′２個／ｃｍ”で行い、アニー
ルにより基板内に深さ〜８０００人となるように形成す
る。図に示すように、アニールを施すことにより、２層
９はＷＳｉｘ３°下の領域にも形成される。
。この注入条件はＭｇイオンを加速電圧３００ ｋ ｅ
Ｖ、注入量〜４×１０′２個／ｃｍ”で行い、アニー
ルにより基板内に深さ〜８０００人となるように形成す
る。図に示すように、アニールを施すことにより、２層
９はＷＳｉｘ３°下の領域にも形成される。
その後、絶縁膜１０をウェットエツチングなどにより除
去し、ゲート電極３“、２層９を形成する。
去し、ゲート電極３“、２層９を形成する。
次に第１図（ｅ）に示すように、ＷＳｉｘ３をマスクに
イオン注入法により、Ｓｉイオンを加速電圧６０ ｋ
ｅ Ｖ、注入量〜２×１０１２個／ｃｍ”で注入し、ア
ニールを施すことにより、基板内に深さ〜１０００人ま
でｎ゛層を形成する。
イオン注入法により、Ｓｉイオンを加速電圧６０ ｋ
ｅ Ｖ、注入量〜２×１０１２個／ｃｍ”で注入し、ア
ニールを施すことにより、基板内に深さ〜１０００人ま
でｎ゛層を形成する。
次に第１図（ｆ）に示すように絶縁膜６をプラズマＣＶ
Ｄ法などにより堆積させた後、第１図（６）に示すよう
に例えば、ＣＨＦｂ ＋Ｏｚ （ＩＯＸ） ７５Ｔｏ
ｒｒでＲＦパワー１００ＷのＲＩＥ条件により絶縁膜６
を異方性エツチングし、ＷＳｉｘ３’の両側壁にのみ絶
縁膜６゛を残す。
Ｄ法などにより堆積させた後、第１図（６）に示すよう
に例えば、ＣＨＦｂ ＋Ｏｚ （ＩＯＸ） ７５Ｔｏ
ｒｒでＲＦパワー１００ＷのＲＩＥ条件により絶縁膜６
を異方性エツチングし、ＷＳｉｘ３’の両側壁にのみ絶
縁膜６゛を残す。
次に第１図（ハ）に示すように、ＷＳｉｘ３”及び絶縁
膜６゛をマスクとして、Ｓｉイオンを加速電圧１５０ｋ
ｅＶ、注入量〜３×１０１３個／ｃｍ２の注入条件で注
入し、アニールして〜１２００人の深さまでｎ″″″層
７成する。ここで、ｎ゛層７２層９の内に形成されるよ
うに各条件を調整する。
膜６゛をマスクとして、Ｓｉイオンを加速電圧１５０ｋ
ｅＶ、注入量〜３×１０１３個／ｃｍ２の注入条件で注
入し、アニールして〜１２００人の深さまでｎ″″″層
７成する。ここで、ｎ゛層７２層９の内に形成されるよ
うに各条件を調整する。
さらに第１図（ｉ）に示すように蒸着・リフトオフ法に
より、２層９を形成した側のｎ゛層層上上ドレイン電極
８ｂ、反対側のｎ“層７上にソース電極８ａを形成し、
電界効果トランジスタを完成する。
より、２層９を形成した側のｎ゛層層上上ドレイン電極
８ｂ、反対側のｎ“層７上にソース電極８ａを形成し、
電界効果トランジスタを完成する。
このような本実施例では、絶縁膜１０とこの端部に形成
した高融点金属の側壁３°をマスクにｐ型の不純物を注
入し、２層９を形成するようにしたので写真製版技術を
用いずに自己整合的にｐ型注入層９をドレイン電極下だ
けに再現性よく、均一に形成することができ、短チヤネ
ル効果が抑制され、かつ、ゲート・ソース間の容量が小
さい第４図に示す構造を再現性よく均一に製造すること
ができる。
した高融点金属の側壁３°をマスクにｐ型の不純物を注
入し、２層９を形成するようにしたので写真製版技術を
用いずに自己整合的にｐ型注入層９をドレイン電極下だ
けに再現性よく、均一に形成することができ、短チヤネ
ル効果が抑制され、かつ、ゲート・ソース間の容量が小
さい第４図に示す構造を再現性よく均一に製造すること
ができる。
また、本実施例の製造方法においては、エッチバックに
より絶縁膜１０の端部側壁に残した高融点金属３′をゲ
ート電極としたので、従来のようにゲート電極の形成に
写真製版工程を必要とセず、マスク合わせ精度によって
ゲート長が制限されることなく、ゲート電極の微細加工
が可能となる。
より絶縁膜１０の端部側壁に残した高融点金属３′をゲ
ート電極としたので、従来のようにゲート電極の形成に
写真製版工程を必要とセず、マスク合わせ精度によって
ゲート長が制限されることなく、ゲート電極の微細加工
が可能となる。
なお、上記実施例では基板に半絶縁性Ｃ，ａＡｓ基板を
用いたものについて示したが、これは他の半絶縁性の化
合物半導体基板であってもよい。
用いたものについて示したが、これは他の半絶縁性の化
合物半導体基板であってもよい。
また、上記実施例では活性層２とｎ゛層７の間にｎ’Ｊ
ｉｉ５を介したＬＤＤ構造の化合物半導体装置を製造す
る方法について説明したが、本発明はＬＤＤ構造のもの
に限定されるものではなく、ｎ゛層５なく、活性層２と
ｎ゛層７が隣接した構造のものを製造する方法も含むも
のである。
ｉｉ５を介したＬＤＤ構造の化合物半導体装置を製造す
る方法について説明したが、本発明はＬＤＤ構造のもの
に限定されるものではなく、ｎ゛層５なく、活性層２と
ｎ゛層７が隣接した構造のものを製造する方法も含むも
のである。
即ち、第１図（ｄ）の工程後、ゲート電極３゛をマスク
としてイオン注入を行い、自己整合的にｐ層よりも浅い
ｎ゛層７形成し、その後ｎ゛層層上上ソース電極、ドレ
イン電極を設けるようにしてもよく、この場合にも短チ
ャル効果の抑制及びゲート電極の微細化を図ることがで
き、上記実施例と同様の効果を奏する。
としてイオン注入を行い、自己整合的にｐ層よりも浅い
ｎ゛層７形成し、その後ｎ゛層層上上ソース電極、ドレ
イン電極を設けるようにしてもよく、この場合にも短チ
ャル効果の抑制及びゲート電極の微細化を図ることがで
き、上記実施例と同様の効果を奏する。
以上のようにこの発明によれば、絶縁膜の端部に高融点
金属の側壁を設け、これをマスクにｐ型不純物を注入し
、ｐ層を形成するようにしたので写真製版技術を用いず
に、自己整合的にｐ型注入層をドレイン電極下だけに再
現性よく、均一に形成することができ、短チヤネル効果
を抑制できるとともに、ゲート・ソース容量も低減でき
る構造が制御性、再現性よく得られるという効果がある
。
金属の側壁を設け、これをマスクにｐ型不純物を注入し
、ｐ層を形成するようにしたので写真製版技術を用いず
に、自己整合的にｐ型注入層をドレイン電極下だけに再
現性よく、均一に形成することができ、短チヤネル効果
を抑制できるとともに、ゲート・ソース容量も低減でき
る構造が制御性、再現性よく得られるという効果がある
。
また、ゲート電極をエッチバックにより絶縁膜の端部側
壁に形成した高融点金属により形成したので、ゲート電
極の形成にも写真製版工程を必要とせず、ゲート長の微
細化を容易に図ることができ、素子の高周波特性を向上
できる効果がある。
壁に形成した高融点金属により形成したので、ゲート電
極の形成にも写真製版工程を必要とせず、ゲート長の微
細化を容易に図ることができ、素子の高周波特性を向上
できる効果がある。
第１図はこの発明の一実施例による化合物半導体装置の
製造方法を示す各主要工程の断面図、第２図は従来の化
合物半導体装置の製造方法を示す各主要工程の断面図、
第３図は従来の化合物半導体装置における短チヤネル効
果を抑制するための構造を示す図、第４図は短チヤネル
効果を抑制するのに最も適した化合物半導体装置の構造
を示す図、第５図は従来例による第４図に示した化合物
半導体装置の製造方法を示す図、第６図は第５図に示す
従来の化合物半導体装置の製造方法において生じる問題
点を説明するための図である。 図中、１は半絶縁性ＧａＡｓ基板、２は第１導電型の低
濃度不純物拡散層（ｎ層）、３は高融点金属材料、３°
は高融点金属ゲート、５は中間濃度不純物拡散層（ｎ１
層）、６．６”は絶縁膜、７は高濃度不純物拡散層（ｎ
”層）、８ａはソース電極、８ｂはドレイン電極、９は
第２導電型の不純物拡散層（ｐ層）、１０は絶縁膜であ
る。 なお、図中同一符号は同一または相当部分を示す。 第１図
製造方法を示す各主要工程の断面図、第２図は従来の化
合物半導体装置の製造方法を示す各主要工程の断面図、
第３図は従来の化合物半導体装置における短チヤネル効
果を抑制するための構造を示す図、第４図は短チヤネル
効果を抑制するのに最も適した化合物半導体装置の構造
を示す図、第５図は従来例による第４図に示した化合物
半導体装置の製造方法を示す図、第６図は第５図に示す
従来の化合物半導体装置の製造方法において生じる問題
点を説明するための図である。 図中、１は半絶縁性ＧａＡｓ基板、２は第１導電型の低
濃度不純物拡散層（ｎ層）、３は高融点金属材料、３°
は高融点金属ゲート、５は中間濃度不純物拡散層（ｎ１
層）、６．６”は絶縁膜、７は高濃度不純物拡散層（ｎ
”層）、８ａはソース電極、８ｂはドレイン電極、９は
第２導電型の不純物拡散層（ｐ層）、１０は絶縁膜であ
る。 なお、図中同一符号は同一または相当部分を示す。 第１図
Claims (2)
- （１）自己整合型高融点金属ゲート電極を有する化合物
半導体装置の製造方法において、半絶縁性化合物半導体
基板表面に第１導電型の低濃度不純物拡散領域を形成し
、この上に選択的に絶縁膜を形成する工程と、 全面に高融点金属を堆積後、全面をエッチバックするこ
とにより前記絶縁膜の端部側壁に高融点金属の一部を残
す工程と、 前記絶縁膜と残存している高融点金属をマスクに、イオ
ン注入法により基板内に第２導電型の不純物拡散領域を
形成する工程と、 前記絶縁膜を除去して前記残存している高融点金属をゲ
ート電極とし、これをマスクに、イオン注入法により、
該高融点金属に対して一方は基板内、他方は前記第２導
電型の不純物拡散領域内にそれぞれ第１導電型の高濃度
不純物拡散領域を形成する工程と、 該一方の第１導電型の高濃度不純物拡散領域上にソース
電極を形成するとともに、前記他方の第１導電型の高濃
度不純物拡散領域上にドレイン電極を形成する工程とを
含むことを特徴とする化合物半導体装置の製造方法。 - （２）自己整合型高融点金属ゲート電極を有する化合物
半導体装置の製造方法において、半絶縁性化合物半導体
基板表面に第１導電型の低濃度不純物拡散領域を形成後
、この上に選択的に第１の絶縁膜を形成する工程と、 全面に高融点金属を堆積後、全面をエッチバックするこ
とにより前記絶縁膜の端部の側壁に高融点金属の一部を
残す工程と、 前記絶縁膜と残存している高融点金属をマスクに、イオ
ン注入法により基板内に第２導電型の不純物拡散領域を
形成する工程と、 前記第１の絶縁膜を除去して前記残存している高融点金
属をゲート電極とし、これをマスクに、イオン注入法に
より該ゲート電極に対して一方は基板内、他方は前記第
２導電型の不純物拡散領域内にそれぞれ第１導電型の中
間濃度不純物拡散領域を形成する工程と、 全面に第２の絶縁膜を形成後、全面をエッチバックする
ことにより前記ゲート電極の両側壁に第２の絶縁膜の一
部を残す工程と、 前記ゲート電極及び残存している第２の絶縁膜をマスク
に、イオン注入法により、該ゲート電極に対して一方は
基板内、他方は前記第２導電型の不純物拡散領域内にそ
れぞれ第１導電型の高濃度不純物拡散領域を形成する工
程と、 前記一方の第１導電型の高濃度不純物拡散領域上にソー
ス電極、前記他方の第１導電型の高濃度不純物拡散領域
上にドレイン電極を形成する工程とを含むことを特徴と
する化合物半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189838A JPH0475351A (ja) | 1990-07-17 | 1990-07-17 | 化合物半導体装置の製造方法 |
| US07/730,626 US5112766A (en) | 1990-07-17 | 1991-07-16 | Method of manufacturing field effect transistors |
| DE69126477T DE69126477D1 (de) | 1990-07-17 | 1991-07-16 | Verfahren zur Herstellung von Feldeffekttransistoren |
| EP91306428A EP0467636B1 (en) | 1990-07-17 | 1991-07-16 | Method of manufacturing field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189838A JPH0475351A (ja) | 1990-07-17 | 1990-07-17 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0475351A true JPH0475351A (ja) | 1992-03-10 |
Family
ID=16248056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189838A Pending JPH0475351A (ja) | 1990-07-17 | 1990-07-17 | 化合物半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5112766A (ja) |
| EP (1) | EP0467636B1 (ja) |
| JP (1) | JPH0475351A (ja) |
| DE (1) | DE69126477D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
| JP2786307B2 (ja) * | 1990-04-19 | 1998-08-13 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
| JPH0444328A (ja) * | 1990-06-11 | 1992-02-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| FR2686734B1 (fr) * | 1992-01-24 | 1994-03-11 | Thomson Composants Microondes | Procede de realisation d'un transistor. |
| JP4417439B2 (ja) * | 1994-06-29 | 2010-02-17 | フリースケール セミコンダクター インコーポレイテッド | エッチング・ストップ層を利用する半導体装置構造とその方法 |
| US5773334A (en) * | 1994-09-26 | 1998-06-30 | Toyota Jidosha Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US5716866A (en) * | 1995-08-30 | 1998-02-10 | Motorola, Inc. | Method of forming a semiconductor device |
| US6096610A (en) * | 1996-03-29 | 2000-08-01 | Intel Corporation | Transistor suitable for high voltage circuit |
| TW480576B (en) | 2000-05-12 | 2002-03-21 | Semiconductor Energy Lab | Semiconductor device and method for manufacturing same |
| TWI286338B (en) * | 2000-05-12 | 2007-09-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| US6503783B1 (en) * | 2000-08-31 | 2003-01-07 | Micron Technology, Inc. | SOI CMOS device with reduced DIBL |
| US6872640B1 (en) * | 2004-03-16 | 2005-03-29 | Micron Technology, Inc. | SOI CMOS device with reduced DIBL |
| US7009250B1 (en) | 2004-08-20 | 2006-03-07 | Micron Technology, Inc. | FinFET device with reduced DIBL |
| US20070166971A1 (en) * | 2006-01-17 | 2007-07-19 | Atmel Corporation | Manufacturing of silicon structures smaller than optical resolution limits |
| JP5442235B2 (ja) * | 2008-11-06 | 2014-03-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
Family Cites Families (19)
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|---|---|---|---|---|
| US4280855A (en) * | 1980-01-23 | 1981-07-28 | Ibm Corporation | Method of making a dual DMOS device by ion implantation and diffusion |
| US4312680A (en) * | 1980-03-31 | 1982-01-26 | Rca Corporation | Method of manufacturing submicron channel transistors |
| JPS5742151A (en) * | 1980-08-28 | 1982-03-09 | Fujitsu Ltd | Formation of pattern |
| US4419809A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Fabrication process of sub-micrometer channel length MOSFETs |
| JPS6046074A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS6070768A (ja) * | 1983-09-27 | 1985-04-22 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS60137070A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60182171A (ja) * | 1984-02-29 | 1985-09-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4636822A (en) * | 1984-08-27 | 1987-01-13 | International Business Machines Corporation | GaAs short channel lightly doped drain MESFET structure and fabrication |
| JPS6182482A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
| DE3578271D1 (de) * | 1984-11-02 | 1990-07-19 | Toshiba Kawasaki Kk | Feldeffekttransistor mit einem schottky-gate und herstellungsverfahren dafuer. |
| JPS6233476A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| JPS6245184A (ja) * | 1985-08-23 | 1987-02-27 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH0824132B2 (ja) * | 1985-10-18 | 1996-03-06 | 株式会社日立製作所 | 電界効果トランジスタの製造方法 |
| JPS62274767A (ja) * | 1986-05-23 | 1987-11-28 | Fujitsu Ltd | 高耐圧半導体装置及びその製造方法 |
| JPH01251667A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | 電界効果トランジスタの製造方法 |
| JP2708178B2 (ja) * | 1988-06-01 | 1998-02-04 | 三菱電機株式会社 | 半導体集積回路 |
| JP2553699B2 (ja) * | 1989-04-12 | 1996-11-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH0817184B2 (ja) * | 1989-11-08 | 1996-02-21 | 三菱電機株式会社 | 化合物半導体装置の製造方法 |
-
1990
- 1990-07-17 JP JP2189838A patent/JPH0475351A/ja active Pending
-
1991
- 1991-07-16 EP EP91306428A patent/EP0467636B1/en not_active Expired - Lifetime
- 1991-07-16 DE DE69126477T patent/DE69126477D1/de not_active Expired - Lifetime
- 1991-07-16 US US07/730,626 patent/US5112766A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5112766A (en) | 1992-05-12 |
| DE69126477D1 (de) | 1997-07-17 |
| EP0467636B1 (en) | 1997-06-11 |
| EP0467636A1 (en) | 1992-01-22 |
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