JPH03286538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03286538A JPH03286538A JP8952390A JP8952390A JPH03286538A JP H03286538 A JPH03286538 A JP H03286538A JP 8952390 A JP8952390 A JP 8952390A JP 8952390 A JP8952390 A JP 8952390A JP H03286538 A JPH03286538 A JP H03286538A
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000002844 melting Methods 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 230000008018 melting Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 16
- 230000005669 field effect Effects 0.000 abstract description 10
- 238000001020 plasma etching Methods 0.000 abstract description 6
- 238000000137 annealing Methods 0.000 abstract description 2
- 239000007864 aqueous solution Substances 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract 1
- 238000000151 deposition Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 6
- 239000003870 refractory metal Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特に高融点金属セルファライン
・ゲートＧａＡｓ電界効果トランジスタの製造方法に関
し、さらに詳しく云えば、短チヤネル効果を抑制すると
共にゲート耐圧を高めたＧａＡｓｔ界効果トランジスタ
の製造方法に関するものである。
・ゲートＧａＡｓ電界効果トランジスタの製造方法に関
し、さらに詳しく云えば、短チヤネル効果を抑制すると
共にゲート耐圧を高めたＧａＡｓｔ界効果トランジスタ
の製造方法に関するものである。
［従来の技術］
第２図（ａ）乃至（「）は従来の半導体装置の製造方法
を説明するための図で、各製造工程における断面図を示
す。
を説明するための図で、各製造工程における断面図を示
す。
先ず、第２図（ａｌ に示すように、半絶縁性ＧａＡｓ
基板（１）上の所望の位置にイオン注入により活性層（
２）を形成する。
基板（１）上の所望の位置にイオン注入により活性層（
２）を形成する。
次に、第２図（ｂｌに示すように、上記基板（１）上の
全面にスパッタや蒸着等の方法で高融点金属例えばＷＳ
ｉｘ層（３）を被着する。
全面にスパッタや蒸着等の方法で高融点金属例えばＷＳ
ｉｘ層（３）を被着する。
次に第２図（ｃ）に示すように、基板ｆｌ）のゲートと
なる部分をホトレジスト（４）によりバターニングし、
ＷＳｉｘ層（３）を反応性イオンエツチングにより加工
してゲート電極となるゲートＷＳＩＸ層（３１）を形成
する。
なる部分をホトレジスト（４）によりバターニングし、
ＷＳｉｘ層（３）を反応性イオンエツチングにより加工
してゲート電極となるゲートＷＳＩＸ層（３１）を形成
する。
次に第２図［ｄ）に示すように、ゲートＷＳｉｘ層（３
１）をマスクとして使用して基板（１）中にイオン注入
により中間ドーピング層（５）を形成する。
１）をマスクとして使用して基板（１）中にイオン注入
により中間ドーピング層（５）を形成する。
次に第２図（ｅ）に示すように、上記中間ドーピング層
（５）およびゲートＷＳｉｘ層（３１）の全面に絶縁膜
（６）を堆積させる。
（５）およびゲートＷＳｉｘ層（３１）の全面に絶縁膜
（６）を堆積させる。
次に第２図（ｆ）に示すように、反応性イオンエツチン
グで絶縁膜（６）を異方性イオンエツチングして、ゲー
トＷＳｉｘ層（３１）の側壁にのみサイドウオール絶縁
膜（６１）を形成する。
グで絶縁膜（６）を異方性イオンエツチングして、ゲー
トＷＳｉｘ層（３１）の側壁にのみサイドウオール絶縁
膜（６１）を形成する。
次に第２図（ｇ）に示すように、イオン注入、アニール
により基板［＋）中に高濃度ドーピング層（７）を形成
する。
により基板［＋）中に高濃度ドーピング層（７）を形成
する。
最後に第２図（ｈ）に示すように、上記高濃度ドーピン
グ層（７）上にソース電極、ドレンを極（８） 、
（８１をそれぞれ蒸着リフトオ）法により形成すること
により、高融点金属セルファライン・ゲートＧａＡｓ１
ｉ界効果トランジスタを製造していた。
グ層（７）上にソース電極、ドレンを極（８） 、
（８１をそれぞれ蒸着リフトオ）法により形成すること
により、高融点金属セルファライン・ゲートＧａＡｓ１
ｉ界効果トランジスタを製造していた。
〔発明が解決しようとする課題）
高融点金属セルファライン・ゲート電界効果トランジス
タでは、高性能化のためにゲート長の短縮化が必要であ
る。しかしながら、ゲート長の短縮に伴い、短チャンネ
ル効果によりしきい値電圧のばらつきが増加するという
問題があった。この短チャンネル効果はチャンネル下の
バンチスルーによるもので、これを抑制するためには高
濃度ドーピング層（７）相互間距離を増加させる必要が
ある。また、高融点金属セルファライン・ゲート電界効
果トランジスタを高出力アナログＩＣに適用するために
は、ゲート耐圧を向上させなければならない。このため
にはゲート電極と上記高濃度ドーピング層（７）との間
の距離を増加する必要がある。
タでは、高性能化のためにゲート長の短縮化が必要であ
る。しかしながら、ゲート長の短縮に伴い、短チャンネ
ル効果によりしきい値電圧のばらつきが増加するという
問題があった。この短チャンネル効果はチャンネル下の
バンチスルーによるもので、これを抑制するためには高
濃度ドーピング層（７）相互間距離を増加させる必要が
ある。また、高融点金属セルファライン・ゲート電界効
果トランジスタを高出力アナログＩＣに適用するために
は、ゲート耐圧を向上させなければならない。このため
にはゲート電極と上記高濃度ドーピング層（７）との間
の距離を増加する必要がある。
しかしながら、前述のような従来の半導体装置、特に高
融点金属セルファライン・ゲート電界効果トランジスタ
の製造方法では、高濃度ドーピング層（７）相互間距離
やゲート電極−高濃度ドーピング層（７）間距離は、ゲ
ート電極側壁のサイドウオール絶縁＠ｆ６１１の幅によ
って決定される。このサイドウオール絶縁＠ （６１１
は、ゲートＷＳｉｘ（３１）の膜厚を増加させ、絶縁膜
（６）の膜厚を増加させることにより広げることができ
るが、上記の幅が０５μｍ以上になると、サイドウオー
ル絶縁膜（６１）の端部で裾を引くようになり、上記の
幅を正確に制御することができなくなる。また、反応性
イオンエツチングもサイドウオール絶縁膜（６１）の幅
のばらつきの要因となる。従って、従来方法では、高濃
度ドーピング層（７）相互間もしくはゲート電極−高濃
度ドーピング層間距離を０５μｍ以上にする場合、その
間隔を精度よく安定に形成することは不可能であった。
融点金属セルファライン・ゲート電界効果トランジスタ
の製造方法では、高濃度ドーピング層（７）相互間距離
やゲート電極−高濃度ドーピング層（７）間距離は、ゲ
ート電極側壁のサイドウオール絶縁＠ｆ６１１の幅によ
って決定される。このサイドウオール絶縁＠ （６１１
は、ゲートＷＳｉｘ（３１）の膜厚を増加させ、絶縁膜
（６）の膜厚を増加させることにより広げることができ
るが、上記の幅が０５μｍ以上になると、サイドウオー
ル絶縁膜（６１）の端部で裾を引くようになり、上記の
幅を正確に制御することができなくなる。また、反応性
イオンエツチングもサイドウオール絶縁膜（６１）の幅
のばらつきの要因となる。従って、従来方法では、高濃
度ドーピング層（７）相互間もしくはゲート電極−高濃
度ドーピング層間距離を０５μｍ以上にする場合、その
間隔を精度よく安定に形成することは不可能であった。
この発明は、上記のような問題点を解決し、ゲート電極
と高濃度ドーピング層との間の距離、高濃度ドーピング
層相互間距離を制御性よく安定に形成することができ、
それによって短チャンネル効果を抑制することができる
と共に、ゲート耐圧の高い半導体装置、特に高融点金属
セルファライン・ゲート電界効果トランジスタを得るこ
とを目的としたものである。
と高濃度ドーピング層との間の距離、高濃度ドーピング
層相互間距離を制御性よく安定に形成することができ、
それによって短チャンネル効果を抑制することができる
と共に、ゲート耐圧の高い半導体装置、特に高融点金属
セルファライン・ゲート電界効果トランジスタを得るこ
とを目的としたものである。
［課題を解決するための手段］
この発明による半導体装置の製造方法は、半絶縁性基板
上に高融点金属よりなるゲート電極と、該ゲート電極の
両側に該ゲート電極と一定の距離を保って上記高融点金
属よりなるダミーパターンを形成する工程と、上記ゲー
ト電極とダミーパターンを除く上記半絶縁性基板の表面
を絶縁膜で覆う工程と、上記ゲート電極および該ゲート
電極に隣接する絶縁膜以外の絶縁膜と上記ダミーパター
ンとを除去する工程と、上記半絶縁性基板内であって、
上記ゲート電極直下の領域の両側に該領域から上記一定
の距離離れて高濃度ドーピング層を形成する工程と、上
記各高濃度ドーピング層の表面にソース電極、ドレイン
電極をそれぞれ形成する工程とからなる。
上に高融点金属よりなるゲート電極と、該ゲート電極の
両側に該ゲート電極と一定の距離を保って上記高融点金
属よりなるダミーパターンを形成する工程と、上記ゲー
ト電極とダミーパターンを除く上記半絶縁性基板の表面
を絶縁膜で覆う工程と、上記ゲート電極および該ゲート
電極に隣接する絶縁膜以外の絶縁膜と上記ダミーパター
ンとを除去する工程と、上記半絶縁性基板内であって、
上記ゲート電極直下の領域の両側に該領域から上記一定
の距離離れて高濃度ドーピング層を形成する工程と、上
記各高濃度ドーピング層の表面にソース電極、ドレイン
電極をそれぞれ形成する工程とからなる。
この発明の半導体装置の製造方法では、ゲート電極の両
側に該ゲート電極に隣接して残った絶縁膜の幅は、上記
ゲート電極とダミーパターンとの間の距離により一義的
に決定されるので、上記ゲート７＆極と高濃度ドビング
層との間の距離および高濃度ドーピング層相互間の距離
を自由に精度よく設定することができる。
側に該ゲート電極に隣接して残った絶縁膜の幅は、上記
ゲート電極とダミーパターンとの間の距離により一義的
に決定されるので、上記ゲート７＆極と高濃度ドビング
層との間の距離および高濃度ドーピング層相互間の距離
を自由に精度よく設定することができる。
〔実施例Ｊ
以下、第１図（ａ）乃至（ｉ）を参照してこの発明によ
る半導体装置の製造方法を説明する。
る半導体装置の製造方法を説明する。
先ず、第１図（ａ）に示すように、半絶縁性の例えばＧ
ａＡｓ基板（１）上の所望の位置にイオン注入により活
性層（２）を形成する。
ａＡｓ基板（１）上の所望の位置にイオン注入により活
性層（２）を形成する。
次に、第１図（ｂ）に示すように、上記基板（１）上の
全面にスパッタや蒸着等の方法で高融点金属例えば１１
Ｓｉｘ層（３）を被着する。
全面にスパッタや蒸着等の方法で高融点金属例えば１１
Ｓｉｘ層（３）を被着する。
次に第１図（ｃｌ に示すように、基板（１）上に堆積
したＷＳｉｘ層（３）上に幅が例えば０．５μ鳳のゲー
ト電極形成用の第１のホトレジスト（４１）、該第１の
ホトレジスト（４１）の両横に例えば１．０μｍの距離
を置いてダミーパターン形成用の第２および第３のホト
レジスト（４２）、（４３）ををそれぞれパターニング
した後、ＣＦａ＋Ｏ□を用いた反応性イオンエツチング
で加工し、ゲート長が０．５μｍのゲート電極を形成す
る幅が０．５μ口のゲートＷＳｉｘ層（３１）、該ゲー
トＷＳｉｘ層（３１）の両横に１．０μｍの距離を置い
て幅が１．５μｍの同じく高融点金属ＷＳｉｘからなる
ダミーパターンＷＳｉｘ層（３２）、（３３）を形成す
る。
したＷＳｉｘ層（３）上に幅が例えば０．５μ鳳のゲー
ト電極形成用の第１のホトレジスト（４１）、該第１の
ホトレジスト（４１）の両横に例えば１．０μｍの距離
を置いてダミーパターン形成用の第２および第３のホト
レジスト（４２）、（４３）ををそれぞれパターニング
した後、ＣＦａ＋Ｏ□を用いた反応性イオンエツチング
で加工し、ゲート長が０．５μｍのゲート電極を形成す
る幅が０．５μ口のゲートＷＳｉｘ層（３１）、該ゲー
トＷＳｉｘ層（３１）の両横に１．０μｍの距離を置い
て幅が１．５μｍの同じく高融点金属ＷＳｉｘからなる
ダミーパターンＷＳｉｘ層（３２）、（３３）を形成す
る。
次に第１図（ｄ）に示すように、ダミーパターンＷＳｉ
ｘ層（３１）、（３２）の両側の活性層（２）の表面を
ホトレジスト（１０）で被覆した後、イオン注入により
ゲートＷＳｉｘ層（３１）の両側の基板ｆｌ）中に中間
ドーピング層（５１）、（５１）を形成する。次いでホ
トレジスト（ｌＯ）を除去する。
ｘ層（３１）、（３２）の両側の活性層（２）の表面を
ホトレジスト（１０）で被覆した後、イオン注入により
ゲートＷＳｉｘ層（３１）の両側の基板ｆｌ）中に中間
ドーピング層（５１）、（５１）を形成する。次いでホ
トレジスト（ｌＯ）を除去する。
次に第１図（ｅ）に示すように、基板にバイアスを印加
した例えばバイアス電子サイクロトロンプラズマＣＶＤ
法によりゲートＷＳｉＸＩＩ （３１）とダミ−パター
ン１１１ｓｉｘ層（３２）、（３３）（７）上部以外の
基板（１１上に絶縁膜＋６１Ｌ（６２）を堆積して上面
を平坦化する。
した例えばバイアス電子サイクロトロンプラズマＣＶＤ
法によりゲートＷＳｉＸＩＩ （３１）とダミ−パター
ン１１１ｓｉｘ層（３２）、（３３）（７）上部以外の
基板（１１上に絶縁膜＋６１Ｌ（６２）を堆積して上面
を平坦化する。
次に第１図（ｆ）に示すように５ホトレジスト（Ｉｆ）
でゲートＷＳｉｘ層（３Ｉ）と、その両側の絶縁層（６
１）の一部を覆うようにパターニングする。この場合、
ホトレジスト（１１）は、ダミーパターンＷＳｉｘ層（
３２）、（３３）を覆ってはならないが、グー１１５１
２層（３Ｊ）とダミーパターンＷＳｉｘ層（３２）、（
３３）との間の距離は１０μ国と充分に大きいので、現
状のアラインメント技術で充分に対応できる。
でゲートＷＳｉｘ層（３Ｉ）と、その両側の絶縁層（６
１）の一部を覆うようにパターニングする。この場合、
ホトレジスト（１１）は、ダミーパターンＷＳｉｘ層（
３２）、（３３）を覆ってはならないが、グー１１５１
２層（３Ｊ）とダミーパターンＷＳｉｘ層（３２）、（
３３）との間の距離は１０μ国と充分に大きいので、現
状のアラインメント技術で充分に対応できる。
次に第１図（ｇ）に示すように、ＳＦ、とＣＨＦ、の混
合ガスによる反応性イオンエツチングでダミーパターン
ＷＳｉｘ層（３２）、（３３）を絶縁＠（６１）、
（６１）に対し選択的に除去した後、ホトレジスト（１
１）を除去し、グー１１５１２層（３Ｉ）と該ケートＷ
Ｓｉｘ層（３１）の両側の絶縁膜（６１）を覆うように
ホトレジスト（１２）でパターニングする。
合ガスによる反応性イオンエツチングでダミーパターン
ＷＳｉｘ層（３２）、（３３）を絶縁＠（６１）、
（６１）に対し選択的に除去した後、ホトレジスト（１
１）を除去し、グー１１５１２層（３Ｉ）と該ケートＷ
Ｓｉｘ層（３１）の両側の絶縁膜（６１）を覆うように
ホトレジスト（１２）でパターニングする。
次に第１図（ｈ）に示すように、ホトレジスト（１２）
で被覆されていない絶縁膜（６２）を例えば３０：ｌの
ＨＦ水溶液で除去した後、ホトレジスト（Ｉ２）を除去
し、中間ドーピング層（５１） ＋５１１の両側の基
板（１１中にイオン注入、アニールにより高濃度ドーピ
ング層（７）を形成する。
で被覆されていない絶縁膜（６２）を例えば３０：ｌの
ＨＦ水溶液で除去した後、ホトレジスト（Ｉ２）を除去
し、中間ドーピング層（５１） ＋５１１の両側の基
板（１１中にイオン注入、アニールにより高濃度ドーピ
ング層（７）を形成する。
最後に第１図（ｉｌ に示すように、例えばＡｕＧｅ／
Ｎｉ／Ａｕよりなるソース電極、ドレイン電［！（８１
゜（８）を蒸着、リフトオフ法で形成することにより、
中間ドーピング層（５１）の幅が極めて制御性良く形成
され、且つ高濃度ドーピング層（７）相互間が充分に離
れた高融点金属セルファライン・ゲート電界効果トラン
ジスタを得ることができる。
Ｎｉ／Ａｕよりなるソース電極、ドレイン電［！（８１
゜（８）を蒸着、リフトオフ法で形成することにより、
中間ドーピング層（５１）の幅が極めて制御性良く形成
され、且つ高濃度ドーピング層（７）相互間が充分に離
れた高融点金属セルファライン・ゲート電界効果トラン
ジスタを得ることができる。
［発明の効果］
以上のように５この発明の半導体装置の製造方法によれ
ば、制御性良く中間ドーピング層（５Ｉ）、（５１）の
幅を広く形成することができ、しかも高濃度ドーピング
層（７）ぞ０互間を充分に離すことができるので、短チ
ャンネル効果を抑制し、特に高ゲート銅属のセルファラ
イン・ゲート電界効果トランジスタを歩留よく製造する
ことができる。
ば、制御性良く中間ドーピング層（５Ｉ）、（５１）の
幅を広く形成することができ、しかも高濃度ドーピング
層（７）ぞ０互間を充分に離すことができるので、短チ
ャンネル効果を抑制し、特に高ゲート銅属のセルファラ
イン・ゲート電界効果トランジスタを歩留よく製造する
ことができる。
第１図ｆａ）乃至（ｉ）はこの発明による半導体装置の
製造方法の一実施例の各製造段階を示す断面図、第２図
（ａ）乃至（ｈ）は従来の半導体装置の製造方法の一例
を示す各製造段階を示す断面図である。 （１１・・・半絶縁性基板、 （７）・・・高濃度ドーピング 層、 （８）・・・ソース電極およびドレイン電極、（３１） ゲート電極、 （３２）、 ｆｏ）・・・ダミーパターン、（６１１，
（６２１・・・絶縁膜。 代 理 人 大 岩 増 雄 第 ｔ２１（２） ワ 閉（１） ／−ス１゛レイ／−１剖ｂ
製造方法の一実施例の各製造段階を示す断面図、第２図
（ａ）乃至（ｈ）は従来の半導体装置の製造方法の一例
を示す各製造段階を示す断面図である。 （１１・・・半絶縁性基板、 （７）・・・高濃度ドーピング 層、 （８）・・・ソース電極およびドレイン電極、（３１） ゲート電極、 （３２）、 ｆｏ）・・・ダミーパターン、（６１１，
（６２１・・・絶縁膜。 代 理 人 大 岩 増 雄 第 ｔ２１（２） ワ 閉（１） ／−ス１゛レイ／−１剖ｂ
Claims (1)
- （１）半絶縁性基板上に高融点金属よりなるゲート電極
と、該ゲート電極の両側に該ゲート電極と一定の距離を
保って上記高融点金属よりなるダミーパターンとを形成
する工程と、上記ゲート電極とダミーパターンを除く上
記半絶縁性基板の表面を絶縁膜で覆う工程と、上記ゲー
ト電極および該ゲート電極に隣接する絶縁膜以外の絶縁
膜と上記ダミーパターンとを除去する工程と、上記半絶
縁性基板内であって、上記ゲート電極直下の領域の両側
に該領域から上記一定の距離離れて高濃度ドーピング層
を形成する工程と、上記各高濃度ドーピング層の表面に
ソース電極、ドレイン電極をそれぞれ形成する工程とか
らなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8952390A JPH03286538A (ja) | 1990-04-03 | 1990-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8952390A JPH03286538A (ja) | 1990-04-03 | 1990-04-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03286538A true JPH03286538A (ja) | 1991-12-17 |
Family
ID=13973167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8952390A Pending JPH03286538A (ja) | 1990-04-03 | 1990-04-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03286538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-04-03 JP JP8952390A patent/JPH03286538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
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