JPS62183564A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法、詳しくはＬＤＤ形Ｍ
Ｏ８ＦＥＴの製造方法に関する。

［従来の技術］ 近年、素子の微細化に伴いＭＯＳ）ランジスタのゲート
長も短縮されている。このため、ホットエレクトロンの
影響にニジしきい値電圧の変動。

利得の低下等が起こり、素子の信頼性聖像下させている
。この対策として、ＭＯＳ）ランジスタにおいて、その
ソース・ドレイン領域のゲート電極の側方部分に低不純
物濃度領域を設けたＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅ
ｄ　Ｄｒａｉｎ）構造が用いられている。

従来のこの種のＬＤＤｉ造のＭＯＳ）ランジスタの製造
方法としては、例えば第２図囚−第２図０に示すような
方法が知られている。すなわち、まず、半導体基板Ｕ）
上に素子分離領域を形成して素子領域を画成した後、ゲ
ート酸化膜＠を形成する。次いで、このゲート酸化膜（
２１上にゲート電極（３）全形成し、所定のバターニン
グにニジソース・ドレイン領域の基板（１）表面全露出
させる０次いで、このソース・ドレイン領域に低濃度（
例えば１０１４菌−勺の不純物を導入して低濃度不純物
領域（滲ヲ形成する。第２因囚はこの状態會示している
。次いで、例えば気相化学成長法によシこの基板（１）
の全面に二酸化シリコン膜（５）全所定の厚さに成長さ
せる。第２図のがこの状態を示している。次いで、例え
ば反応性イオンエツチング等の異方性エツチングにより
、この二酸化シリコン膜（５）全面ヲエッチングし、ソ
ース・ドレイン領域全露出させる（エッチ・バック）。

この結果、ゲート電極（３）の側面にスペイサ（又はサ
イドウオール）（６）が形成される。すなわち、ゲート
電極（３）の側方部分は二酸化シリコン膜（５）の基板
α）垂直方向の厚みがその他の部分よシも大のためエッ
チバック後にスペイサ（６）が残るのである。次いで、
ソース・ドレイン領域に高濃度（例えば１０１６０１＋
′）の不純物全導入しくイオン注入法）、高濃度不純物
領域であるソース・ドレイン領域（７Ａ）　（７Ｂ　）
ｋ形成する。第２図◎はこの状態を示している。次いで
、図示していないが、層間絶縁膜、コンタクト孔、金属
配線を形成し、さらにパッシベーション膜全形成してＭ
ＯＳトランジスタを完成させる。

〔発明が解決しようとする問題点〕

しかしながら、このような従来の半導体装置の製造方法
にあっては、ゲート電極形成後基板全面に所定厚さの二
酸化シリコン膜を被着し、このシリコン膜を異方性エツ
チングによりエッチバックしてスペイサ全ゲート電極側
面に形成するようにしていたため、二酸化シリコン膜の
厚さのバラツキ、エッチバックのバラツキ等によりスペ
イサの幅を再現性よく制御することが困難であり、また
、反応性イオンエツチングによればエッチバック時ソー
ス・ドレイン領域にプラズマ損傷を与えることがあり、
その結果、製造歩留まシが下がシ、また、工程が複雑と
なるという問題点が生じていた。

〔問題点を解決するための手段〕

本発明は、半導体基板上にゲート酸化膜音形成する工程
と、このゲート酸化膜上にポリシリコン層を被着する工
程と、これらのポリシリコン層及びグー１１化膜ｔパタ
ーン形成してゲート電極を形成する工程と、このゲート
電極の側面を酸化して側壁音形成する工程と、この側壁
の下方の基板を除く基板のソース・ドレイン領域に高濃
度の不純物を導入する工程と、上記側壁を除去して側壁
の下方の基板表面を露出する工程と、この露出部に低濃
度の不純物を導入する工程と、全備えた半導体装置の製
造方法である。

し作用〕 本発明方法によれば、側壁を形成してゲート電極の側方
の基板を被覆して高濃度不純物を導入する結果、該側壁
形成部の基板には高濃度不純物が導入されない。その後
、側壁を除去して該ゲート電極側方の基板に低濃度不純
物層を形成する。従って、この低濃度不純物層によシト
レイン電界の強度が弱められることになる。また、上記
側壁はゲート電極の側面を酸化して形成するため、その
側壁の幅？精密に管理することができる。

〔実施例〕

以下、本発明の実施例全図面に基づいて説明する。

第１図四〜第１図０は本発明に係る半導体装置の製造方
法の一実施例の各工程を示すその断面図である。

まず、単結晶シリコン基板（１１）に素子分離領域を形
成して素子（トランジスタ）形成領域全画成する。そし
て、この素子形成領域の基板（１１）上面にゲート酸化
膜（１２）を形成し、さらに、このゲート酸化膜（１２
）上面に多結晶シリコン層（１３）’＆被着する。次い
で、この多結晶シリコン層（１３沖表面を薄＜　（２０
０λ程度）酸化し、その後、気相化学成長法により窒化
シリコン膜（１４）ｔその上に被着する。第１因囚はこ
の状態會示している。

次いで、この窒化シリコン膜（１４）上に所定のホトレ
ジス）　（１ｓ）ｉ塗布し写真蝕刻法を用いて、これら
の窒化シリコン膜（１４）Ｓ多結晶シリコン層（１３）
、及び、ゲート酸化膜（１２）’に所定のパターンに形
成する。第１図８はこの状態を示している。

次いで、ホトレジス）　（１５Ｘ−除去した後、基板（
１１）の全表面を酸化しこの上に５０Ｑ人程度の厚さの
酸化膜（１６）’（ｒ形成する。この結果、ゲート電極
（１７）　（多結晶シリコン層（１３）の側面も酸化さ
れて所定厚さの酸化膜（１６Ａ）、すなわち側壁にニジ
被覆されることになる。次いで、このように側壁（１６
Ａ）によシ被覆されたゲート電極（１７）の住方部分？
除いた半導体基板（１１）のソース・ドレイン領域（１
８）に高濃度（１０１６ｃｍ”程度）に不純物全イオン
注入する。第１図０がこの状態ケ示している。

次いで、窒化シリコン膜（１４）、二酸化シリコン膜（
１６）’（ｒｋ例えばリン酸、沸酸等によるケミカルウ
ェットエツチングにより取り除き、ゲート電極（１７）
の表面、ソース・ドレイン領域（１８）の表面を露出さ
せる。また、このとき、側壁（１６Ａ）は、該ウェット
エツチングによシ除去され、その側壁形成部の（側壁の
下方の）基板（１０表面も産出てる。

次いで、基板（１０のソース・ドレイン領域（１８）の
全面に低濃度（１０’♂２）に不純物をイオン注入する
。この結果、上記側壁形成部、すなわちゲート電極（１
７沙側万には低濃度不純物層（１９）が形成される。第
１図ａＵこの状態を示している。

次いで、この後層間絶縁膜、コンタクト孔、金属配線全
形成し、さらに、パッシベーション膜を形成して素子を
完成する。

この結果、ＬＤＤ構造のＭＯ８ＦＢ’ｌ’が形成され、
また、このとき、このＬＤＤ層（低濃度不純物層（１９
））の幅を正確に設定することができ、このＬＤＤ層に
よシトレイン電界の強度が弱められる。

〔効果〕

以上説明してきたように、本発明方法によれば、ＬＤＤ
層の幅のバラツキを極めて小さくすることができ、また
、エツチング技術を用いないため、ソース・ドレイン領
域におけるプラズマ損傷をなくすことができ、結果的に
製造歩留まシラ向上させることができる。また、上記実
施例によれば。

ゲートポリシリコン層の側面を酸化する際に、ゲート電
極両端のゲート酸化膜厚が大となシ、これによってもド
レイン端での電界強度が弱められるため、従来方法によ
るＬＤＤ形ＭＯ８）ランジスタよやもさらにホットエレ
クトロン耐性が向上するという効果もある。

【図面の簡単な説明】

第１図（２）〜第１図◎は本発明方法の一実施例に係る
その各工程を示す半導体装置の断面図、第２図囚〜第２
図０は従来方法の各工程を示す半導体装置の断面図であ
る。 （１１）・・・・・・半導体基板％　（１２）・・・・
・・ゲート酸化膜、（１３）・・・・・・多結晶シリコ
ン層ｓ　　（１６）−、、、酸化膜、（１６Ａ）　　町
・・側壁、（１７）・・・・・・ゲート電極、（１８）
・・・・・・ソース・ドレイン電極、　　（１９）・・
・・・・低濃度不純物層。 身ち　Ｉ　　図　（Ａ） 第　Ｉ　図（Ｂ） 第　Ｉ　図　（Ｃ） ％ｆｍ（Ｄ） 若Ｚ　ｍ　（Ａ） 第２図（Ｂ） 慟■Ｚ図（Ｃ）

Claims (1)

【特許請求の範囲】
1. 半導体基板上にゲート酸化膜を形成する工程と、このゲ
   ート酸化膜上にポリシリコン層を被着する工程と、これ
   らのポリシリコン層及びゲート酸化膜をパターン形成し
   てゲート電極を形成する工程と、このゲート電極の側面
   を酸化して側壁を形成する工程と、この側壁の下方の基
   板を除くソース・ドレイン領域に高濃度の不純物を導入
   する工程と、上記側壁を除去して側壁の下方の基板表面
   を露出する工程と、この露出部に低濃度の不純物を導入
   する工程と、を備えたことを特徴とする半導体装置の製
   造方法。