JPH07122628A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07122628A JPH07122628A JP28750293A JP28750293A JPH07122628A JP H07122628 A JPH07122628 A JP H07122628A JP 28750293 A JP28750293 A JP 28750293A JP 28750293 A JP28750293 A JP 28750293A JP H07122628 A JPH07122628 A JP H07122628A
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Abstract
(57)【要約】
【目的】 拡散層上の絶縁膜上に配線を形成するが、拡
散層の導電率を高くしつつ、素子分離特性も優れた半導
体装置を製造する。 【構成】 ＳｉＯ2 膜２５を形成し、チャネルストッパ
１４を形成した後、配線としての拡散層１５を形成す
る。そして、ＳｉＮ膜２６を形成し、更に配線としての
多結晶Ｓｉ膜１７を形成する。このため、チャネルスト
ッパ１４を形成するための不純物を素子活性領域では深
い位置までイオン注入することができ、拡散層１５とチ
ャネルストッパ１４との間の距離を大きくすることがで
きるので、拡散層１５の不純物濃度も高くすることがで
きる。
散層の導電率を高くしつつ、素子分離特性も優れた半導
体装置を製造する。 【構成】 ＳｉＯ2 膜２５を形成し、チャネルストッパ
１４を形成した後、配線としての拡散層１５を形成す
る。そして、ＳｉＮ膜２６を形成し、更に配線としての
多結晶Ｓｉ膜１７を形成する。このため、チャネルスト
ッパ１４を形成するための不純物を素子活性領域では深
い位置までイオン注入することができ、拡散層１５とチ
ャネルストッパ１４との間の距離を大きくすることがで
きるので、拡散層１５の不純物濃度も高くすることがで
きる。
Description
【０００１】
【産業上の利用分野】本願の発明は、拡散層上の絶縁膜
上に配線を形成する半導体装置の製造方法に関するもの
である。
上に配線を形成する半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】図２は、本願の発明の一従来例で製造し
た半導体装置を示しており、この半導体装置は、拡散層
と平面的に重畳している配線及びＭＯＳトランジスタを
含んでいる。この一従来例では、Ｓｉ基板１１に対する
第１回目のフィールド酸化で、ＳｉＯ2 膜１２を所定の
膜厚まで形成し、第２回目のフィールド酸化で、膜厚が
厚いＳｉＯ2 膜１２と膜厚が薄いＳｉＯ2 膜１３とを最
終的に形成する。
た半導体装置を示しており、この半導体装置は、拡散層
と平面的に重畳している配線及びＭＯＳトランジスタを
含んでいる。この一従来例では、Ｓｉ基板１１に対する
第１回目のフィールド酸化で、ＳｉＯ2 膜１２を所定の
膜厚まで形成し、第２回目のフィールド酸化で、膜厚が
厚いＳｉＯ2 膜１２と膜厚が薄いＳｉＯ2 膜１３とを最
終的に形成する。
【０００３】その後、Ｓｉ基板１１と同一導電型の不純
物を全面にイオン注入して、ＳｉＯ 2 膜１２の直下で不
純物濃度が最も高いチャネルストッパ１４を形成する。
そして、ＳｉＯ2 膜１２、１３を形成していない領域を
覆うレジスト（図示せず）と膜厚が厚いＳｉＯ2 膜１２
とをマスクにした不純物のイオン注入で、膜厚が薄いＳ
ｉＯ2 膜１３下に、配線としての拡散層１５を形成す
る。
物を全面にイオン注入して、ＳｉＯ 2 膜１２の直下で不
純物濃度が最も高いチャネルストッパ１４を形成する。
そして、ＳｉＯ2 膜１２、１３を形成していない領域を
覆うレジスト（図示せず）と膜厚が厚いＳｉＯ2 膜１２
とをマスクにした不純物のイオン注入で、膜厚が薄いＳ
ｉＯ2 膜１３下に、配線としての拡散層１５を形成す
る。
【０００４】その後、ＳｉＯ2 膜１２、１３を形成して
いない領域にゲート酸化膜としてのＳｉＯ2 膜１６を形
成し、配線としての多結晶Ｓｉ膜１７及びゲート電極と
しての多結晶Ｓｉ膜１８を形成する。そして、多結晶Ｓ
ｉ膜１７、１８及びＳｉＯ2膜１２、１３をマスクにし
た不純物のイオン注入で、ソース／ドレインとしての拡
散層２１を形成して、ＭＯＳトランジスタ２２を形成す
る。
いない領域にゲート酸化膜としてのＳｉＯ2 膜１６を形
成し、配線としての多結晶Ｓｉ膜１７及びゲート電極と
しての多結晶Ｓｉ膜１８を形成する。そして、多結晶Ｓ
ｉ膜１７、１８及びＳｉＯ2膜１２、１３をマスクにし
た不純物のイオン注入で、ソース／ドレインとしての拡
散層２１を形成して、ＭＯＳトランジスタ２２を形成す
る。
【０００５】以上の様な一従来例では、配線としての拡
散層１５と配線としての多結晶Ｓｉ膜１７とを互いに平
面的に重畳させることができるので、集積回路を設計す
る際の自由度が高い。
散層１５と配線としての多結晶Ｓｉ膜１７とを互いに平
面的に重畳させることができるので、集積回路を設計す
る際の自由度が高い。
【０００６】
【発明が解決しようとする課題】ところで、フィールド
酸化では、一般に、酸化防止膜としてＳｉＮ膜２４（図
１（ａ））を用いると共に、このＳｉＮ膜２４とＳｉ基
板１１との間の応力緩衝膜としてＳｉＯ2 膜２３（図１
（ａ））を用い、フィールド酸化後に、これらのＳｉＮ
膜２４とＳｉＯ2 膜２３とを除去する。なお、フィール
ド酸化時にＳｉＮ膜２４の表面にもＳｉＯ2 膜（図示せ
ず）が形成され、このＳｉＯ2 膜とＳｉＯ2 膜２３とは
希弗酸で除去する。
酸化では、一般に、酸化防止膜としてＳｉＮ膜２４（図
１（ａ））を用いると共に、このＳｉＮ膜２４とＳｉ基
板１１との間の応力緩衝膜としてＳｉＯ2 膜２３（図１
（ａ））を用い、フィールド酸化後に、これらのＳｉＮ
膜２４とＳｉＯ2 膜２３とを除去する。なお、フィール
ド酸化時にＳｉＮ膜２４の表面にもＳｉＯ2 膜（図示せ
ず）が形成され、このＳｉＯ2 膜とＳｉＯ2 膜２３とは
希弗酸で除去する。
【０００７】ところが、上述の一従来例では、第２回目
のフィールド酸化時には、ＳｉＯ2膜２３及びＳｉＮ膜
２４を形成するのはＭＯＳトランジスタ２２の形成領域
のみであり、拡散層１５の形成領域には、ＳｉＯ2 膜１
３を形成する必要があるので、ＳｉＯ2 膜２３及びＳｉ
Ｎ膜２４を形成しない。このため、第２回目のフィール
ド酸化後にＭＯＳトランジスタ２２の形成領域における
ＳｉＮ膜２４の表面のＳｉＯ2 膜とＳｉＯ2 膜２３とを
除去するための希弗酸処理によって、ＳｉＯ2膜１３の
膜厚も減少する。
のフィールド酸化時には、ＳｉＯ2膜２３及びＳｉＮ膜
２４を形成するのはＭＯＳトランジスタ２２の形成領域
のみであり、拡散層１５の形成領域には、ＳｉＯ2 膜１
３を形成する必要があるので、ＳｉＯ2 膜２３及びＳｉ
Ｎ膜２４を形成しない。このため、第２回目のフィール
ド酸化後にＭＯＳトランジスタ２２の形成領域における
ＳｉＮ膜２４の表面のＳｉＯ2 膜とＳｉＯ2 膜２３とを
除去するための希弗酸処理によって、ＳｉＯ2膜１３の
膜厚も減少する。
【０００８】また、このＳｉＯ2 膜１３の膜厚の減少に
は、ウェハ面内の位置やウェハ間やロット間等によっ
て、ばらつきがある。従って、このばらつきをも考慮に
入れると、ＳｉＯ2 膜１３の膜厚として少なくとも１０
０ｎｍ以上は必要であり、ＳｉＯ2 膜１２、１３の膜厚
の差が少ない。このため、ＳｉＯ2 膜１３下ではチャネ
ルストッパ１４を深い位置に形成することができず、拡
散層１５とチャネルストッパ１４とが接近して、素子分
離特性が低かった。
は、ウェハ面内の位置やウェハ間やロット間等によっ
て、ばらつきがある。従って、このばらつきをも考慮に
入れると、ＳｉＯ2 膜１３の膜厚として少なくとも１０
０ｎｍ以上は必要であり、ＳｉＯ2 膜１２、１３の膜厚
の差が少ない。このため、ＳｉＯ2 膜１３下ではチャネ
ルストッパ１４を深い位置に形成することができず、拡
散層１５とチャネルストッパ１４とが接近して、素子分
離特性が低かった。
【０００９】これに対しては、拡散層１５の不純物濃度
を低くすれば、素子分離特性の低下を抑制することはで
きる。しかし、拡散層１５の不純物濃度を低くすると、
今度は、配線としての拡散層１５の導電率が低下する。
従って、上述の一従来例では、拡散層１５の導電率を高
くしつつ、素子分離特性も優れた半導体装置を製造する
ことは困難であった。
を低くすれば、素子分離特性の低下を抑制することはで
きる。しかし、拡散層１５の不純物濃度を低くすると、
今度は、配線としての拡散層１５の導電率が低下する。
従って、上述の一従来例では、拡散層１５の導電率を高
くしつつ、素子分離特性も優れた半導体装置を製造する
ことは困難であった。
【００１０】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、素子分離領域のフィールド絶縁膜１２をマ
スクにして半導体基板１１に拡散層１５を形成し、前記
拡散層１５上の絶縁膜２６上に配線１７を形成する半導
体装置の製造方法において、チャネルストッパ１４を形
成するための不純物の濃度が前記素子分離領域では前記
フィールド絶縁膜１２の直下で最も高くなる様に、前記
不純物を前記半導体基板１１にイオン注入する工程と、
前記イオン注入の後に、前記拡散層１５の領域上に前記
絶縁膜２６を形成する工程とを有することを特徴として
いる。
製造方法は、素子分離領域のフィールド絶縁膜１２をマ
スクにして半導体基板１１に拡散層１５を形成し、前記
拡散層１５上の絶縁膜２６上に配線１７を形成する半導
体装置の製造方法において、チャネルストッパ１４を形
成するための不純物の濃度が前記素子分離領域では前記
フィールド絶縁膜１２の直下で最も高くなる様に、前記
不純物を前記半導体基板１１にイオン注入する工程と、
前記イオン注入の後に、前記拡散層１５の領域上に前記
絶縁膜２６を形成する工程とを有することを特徴として
いる。
【００１１】請求項２の半導体装置の製造方法は、前記
領域上に第１の絶縁膜２５を形成する工程と、前記第１
の絶縁膜２５の形成後に、前記イオン注入を行う工程
と、前記イオン注入の後に、前記領域上に第２の絶縁膜
２６を形成する工程とを有することを特徴としている。
領域上に第１の絶縁膜２５を形成する工程と、前記第１
の絶縁膜２５の形成後に、前記イオン注入を行う工程
と、前記イオン注入の後に、前記領域上に第２の絶縁膜
２６を形成する工程とを有することを特徴としている。
【００１２】
【作用】請求項１の半導体装置の製造方法では、チャネ
ルストッパ１４を形成するための不純物を半導体基板１
１にイオン注入した後に拡散層１５と配線１７との間の
絶縁膜２６を形成しており、イオン注入の時点では絶縁
膜２６を未だ形成していない。このため、絶縁膜２６を
形成した後にチャネルストッパ１４を形成するための不
純物をイオン注入する方法に比べて、素子活性領域では
この不純物を深い位置までイオン注入することができ、
拡散層１５とチャネルストッパ１４との間の距離を大き
くすることができる。
ルストッパ１４を形成するための不純物を半導体基板１
１にイオン注入した後に拡散層１５と配線１７との間の
絶縁膜２６を形成しており、イオン注入の時点では絶縁
膜２６を未だ形成していない。このため、絶縁膜２６を
形成した後にチャネルストッパ１４を形成するための不
純物をイオン注入する方法に比べて、素子活性領域では
この不純物を深い位置までイオン注入することができ、
拡散層１５とチャネルストッパ１４との間の距離を大き
くすることができる。
【００１３】請求項２の半導体装置の製造方法では、拡
散層１５と配線１７との間の絶縁耐圧を第１及び第２の
絶縁膜２５、２６の両方で得ているが、第１の絶縁膜２
５はチャネルストッパ１４を形成するための不純物をイ
オン注入する前に形成しており、第２の絶縁膜２６はイ
オン注入の後に形成している。このため、第２の絶縁膜
２６をパターニングするためのエッチングに際してのス
トッパや、エッチングによる半導体基板１１の損傷や汚
染等を回避するための防護膜等として、第１の絶縁膜２
５を用いることができる。
散層１５と配線１７との間の絶縁耐圧を第１及び第２の
絶縁膜２５、２６の両方で得ているが、第１の絶縁膜２
５はチャネルストッパ１４を形成するための不純物をイ
オン注入する前に形成しており、第２の絶縁膜２６はイ
オン注入の後に形成している。このため、第２の絶縁膜
２６をパターニングするためのエッチングに際してのス
トッパや、エッチングによる半導体基板１１の損傷や汚
染等を回避するための防護膜等として、第１の絶縁膜２
５を用いることができる。
【００１４】
【実施例】以下、拡散層と平面的に重畳している配線及
びＭＯＳトランジスタを含んでいる半導体装置の製造に
適用した本願の発明の一実施例を、図１を参照しながら
説明する。なお、図２に示した一従来例と対応する構成
部分には、同一の符号を付してある。
びＭＯＳトランジスタを含んでいる半導体装置の製造に
適用した本願の発明の一実施例を、図１を参照しながら
説明する。なお、図２に示した一従来例と対応する構成
部分には、同一の符号を付してある。
【００１５】本実施例では、図１（ａ）に示す様に、Ｓ
ｉ基板１１を熱酸化して、その表面に膜厚が１０ｎｍの
ＳｉＯ2 膜２３を応力緩衝膜として形成する。続いて、
膜厚が１００ｎｍのＳｉＮ膜２４をＣＶＤ法で堆積さ
せ、リソグラフィ及びエッチング工程によって、素子活
性領域のパターンにＳｉＮ膜２４を加工する。そして、
ＳｉＮ膜２４を酸化防止膜にしたウエット酸化を行っ
て、図１（ｂ）に示す様に、膜厚が３００ｎｍのＳｉＯ
2 膜１２をフィールド酸化膜として形成する。
ｉ基板１１を熱酸化して、その表面に膜厚が１０ｎｍの
ＳｉＯ2 膜２３を応力緩衝膜として形成する。続いて、
膜厚が１００ｎｍのＳｉＮ膜２４をＣＶＤ法で堆積さ
せ、リソグラフィ及びエッチング工程によって、素子活
性領域のパターンにＳｉＮ膜２４を加工する。そして、
ＳｉＮ膜２４を酸化防止膜にしたウエット酸化を行っ
て、図１（ｂ）に示す様に、膜厚が３００ｎｍのＳｉＯ
2 膜１２をフィールド酸化膜として形成する。
【００１６】次に、希弗酸でＳｉＮ膜２４の表面のＳｉ
Ｏ2 膜（図示せず）を除去し、加熱した燐酸で図１
（ｃ）に示す様にＳｉＮ膜２４を除去し、更に希弗酸で
ＳｉＯ2膜２３を除去する。そして、ＳｉＯ2 膜２３を
除去した領域に熱酸化で再びＳｉＯ2 膜２５を形成した
後、ＳｉＯ2 膜１２の直下で不純物濃度が最も高いチャ
ネルストッパ１４を形成する。
Ｏ2 膜（図示せず）を除去し、加熱した燐酸で図１
（ｃ）に示す様にＳｉＮ膜２４を除去し、更に希弗酸で
ＳｉＯ2膜２３を除去する。そして、ＳｉＯ2 膜２３を
除去した領域に熱酸化で再びＳｉＯ2 膜２５を形成した
後、ＳｉＯ2 膜１２の直下で不純物濃度が最も高いチャ
ネルストッパ１４を形成する。
【００１７】なお、チャネルストッパ１４を形成するた
めの不純物のイオン注入と前後して、ウェル（図示せ
ず）を形成するための不純物のイオン注入や、ＭＯＳト
ランジスタのチャネル領域の深い位置でソース・ドレイ
ン間にパンチスルーが生じるのを防止するための不純物
のイオン注入や、ＭＯＳトランジスタの閾値電圧を調整
するための不純物のイオン注入等も行う。
めの不純物のイオン注入と前後して、ウェル（図示せ
ず）を形成するための不純物のイオン注入や、ＭＯＳト
ランジスタのチャネル領域の深い位置でソース・ドレイ
ン間にパンチスルーが生じるのを防止するための不純物
のイオン注入や、ＭＯＳトランジスタの閾値電圧を調整
するための不純物のイオン注入等も行う。
【００１８】その後、リソグラフィ工程でパターニング
したレジスト（図示せず）とＳｉＯ2 膜１２とをマスク
にして不純物をイオン注入して、後に形成する多結晶Ｓ
ｉ膜１７の配線と重畳する配線としての拡散層１５を形
成する。そして、イオン注入による損傷を８００℃、３
０分のアニールで回復した後、膜厚が２０ｎｍのＳｉＮ
膜２６をＣＶＤ法で全面に堆積させる。
したレジスト（図示せず）とＳｉＯ2 膜１２とをマスク
にして不純物をイオン注入して、後に形成する多結晶Ｓ
ｉ膜１７の配線と重畳する配線としての拡散層１５を形
成する。そして、イオン注入による損傷を８００℃、３
０分のアニールで回復した後、膜厚が２０ｎｍのＳｉＮ
膜２６をＣＶＤ法で全面に堆積させる。
【００１９】次に、リソグラフィ工程で、ＳｉＮ膜２６
のうちで拡散層１５上の部分にのみレジスト（図示せ
ず）を残すパターニングを行う。そして、このレジスト
をマスクにして、ＳｉＯ2 との選択比が１０程度である
ＮＦ3 ／Ａｒによって、図１（ｄ）に示す様に、ＳｉＮ
膜２６をドライエッチングする。
のうちで拡散層１５上の部分にのみレジスト（図示せ
ず）を残すパターニングを行う。そして、このレジスト
をマスクにして、ＳｉＯ2 との選択比が１０程度である
ＮＦ3 ／Ａｒによって、図１（ｄ）に示す様に、ＳｉＮ
膜２６をドライエッチングする。
【００２０】このドライエッチングに際して、終点検出
を行い、終点検出後に５０％のオーバエッチングを行っ
ても、ＳｉＮ膜２６の膜厚が２０ｎｍであるので、Ｓｉ
Ｏ2膜１２、２５の膜厚は１ｎｍしか減少しない。ま
た、上述のドライエッチングでは損傷が５ｎｍ程度しか
侵入せず、一方、ＳｉＯ2 膜２５も９ｎｍの膜厚で残っ
ているので、Ｓｉ基板１１は損傷を殆ど受けない。
を行い、終点検出後に５０％のオーバエッチングを行っ
ても、ＳｉＮ膜２６の膜厚が２０ｎｍであるので、Ｓｉ
Ｏ2膜１２、２５の膜厚は１ｎｍしか減少しない。ま
た、上述のドライエッチングでは損傷が５ｎｍ程度しか
侵入せず、一方、ＳｉＯ2 膜２５も９ｎｍの膜厚で残っ
ているので、Ｓｉ基板１１は損傷を殆ど受けない。
【００２１】次に、ＭＯＳトランジスタの形成領域のＳ
ｉＯ2 膜２５を希弗酸で除去し、図１（ｅ）に示す様
に、ＳｉＯ2 膜２５を除去した領域に、ゲート酸化膜と
してのＳｉＯ2 膜１６を熱酸化で再び形成する。そし
て、リンを添加した多結晶Ｓｉ膜をＣＶＤ法で１００ｎ
ｍの膜厚に堆積させ、この多結晶Ｓｉ膜をパターニング
して、配線としての多結晶Ｓｉ膜１７及びゲート電極と
しての多結晶Ｓｉ膜１８を形成する。
ｉＯ2 膜２５を希弗酸で除去し、図１（ｅ）に示す様
に、ＳｉＯ2 膜２５を除去した領域に、ゲート酸化膜と
してのＳｉＯ2 膜１６を熱酸化で再び形成する。そし
て、リンを添加した多結晶Ｓｉ膜をＣＶＤ法で１００ｎ
ｍの膜厚に堆積させ、この多結晶Ｓｉ膜をパターニング
して、配線としての多結晶Ｓｉ膜１７及びゲート電極と
しての多結晶Ｓｉ膜１８を形成する。
【００２２】その後、多結晶Ｓｉ膜１７、１８及びＳｉ
Ｏ2 膜１２、１３をマスクにした不純物のイオン注入
で、ソース／ドレインとしての拡散層２１を形成して、
ＭＯＳトランジスタ２２を形成する。なお、リンを添加
し膜厚が５０ｎｍである多結晶Ｓｉ膜と膜厚が５０ｎｍ
であるＷＳｉ膜等のシリサイド膜とを連続的に堆積さ
せ、多結晶Ｓｉ膜１７、１８の代わりに、このポリサイ
ド膜で配線及びゲート電極を形成してもよい。
Ｏ2 膜１２、１３をマスクにした不純物のイオン注入
で、ソース／ドレインとしての拡散層２１を形成して、
ＭＯＳトランジスタ２２を形成する。なお、リンを添加
し膜厚が５０ｎｍである多結晶Ｓｉ膜と膜厚が５０ｎｍ
であるＷＳｉ膜等のシリサイド膜とを連続的に堆積さ
せ、多結晶Ｓｉ膜１７、１８の代わりに、このポリサイ
ド膜で配線及びゲート電極を形成してもよい。
【００２３】また、ＳｉＮ膜２６の代わりに、ＳｉＯ2
とのエッチング選択比が大きい他の絶縁膜を用いてもよ
い。特に、高誘電体膜を用いれば、容量の大きいキャパ
シタを形成することができる。更に、本実施例では、Ｓ
ｉＯ2 膜２５を形成した後にチャネルストッパ１４を形
成し、その後にＳｉＮ膜２６を形成して、これらのＳｉ
Ｏ2 膜２５及びＳｉＮ膜２６で拡散層１５と多結晶Ｓｉ
膜１７との間で必要な絶縁耐圧を確保しているが、まず
チャネルストッパ１４を形成し、必要な絶縁耐圧を確保
を確保するための絶縁膜をその後に形成してもよい。
とのエッチング選択比が大きい他の絶縁膜を用いてもよ
い。特に、高誘電体膜を用いれば、容量の大きいキャパ
シタを形成することができる。更に、本実施例では、Ｓ
ｉＯ2 膜２５を形成した後にチャネルストッパ１４を形
成し、その後にＳｉＮ膜２６を形成して、これらのＳｉ
Ｏ2 膜２５及びＳｉＮ膜２６で拡散層１５と多結晶Ｓｉ
膜１７との間で必要な絶縁耐圧を確保しているが、まず
チャネルストッパ１４を形成し、必要な絶縁耐圧を確保
を確保するための絶縁膜をその後に形成してもよい。
【００２４】
【発明の効果】請求項１の半導体装置の製造方法では、
拡散層上の絶縁膜上に配線を形成しているにも拘らず、
拡散層とチャネルストッパとの間の距離を大きくするこ
とができるので、拡散層の不純物濃度を高くして拡散層
の導電率を高くしつつ、素子分離特性も優れた半導体装
置を製造することができる。
拡散層上の絶縁膜上に配線を形成しているにも拘らず、
拡散層とチャネルストッパとの間の距離を大きくするこ
とができるので、拡散層の不純物濃度を高くして拡散層
の導電率を高くしつつ、素子分離特性も優れた半導体装
置を製造することができる。
【００２５】請求項２の半導体装置の製造方法では、第
２の絶縁膜をパターニングするためのエッチングに際し
てのストッパや、エッチングによる半導体基板の損傷や
汚染等を回避するための防護膜等として、第１の絶縁膜
を用いることができるので、拡散層の導電率が高く素子
分離特性も優れた半導体装置を高い歩留りで製造するこ
とができる。
２の絶縁膜をパターニングするためのエッチングに際し
てのストッパや、エッチングによる半導体基板の損傷や
汚染等を回避するための防護膜等として、第１の絶縁膜
を用いることができるので、拡散層の導電率が高く素子
分離特性も優れた半導体装置を高い歩留りで製造するこ
とができる。
【図１】本願の発明の一実施例を工程順に示す側断面図
である。
である。
【図２】本願の発明の一従来例で製造した半導体装置の
側断面図である。
側断面図である。
１１ Ｓｉ基板 １２ ＳｉＯ2 膜 １４ チャネルストッパ １５ 拡散層 １７ 多結晶Ｓｉ膜 ２５ ＳｉＯ2 膜 ２６ ＳｉＮ膜
Claims (2)
- 【請求項１】 素子分離領域のフィールド絶縁膜をマス
クにして半導体基板に拡散層を形成し、前記拡散層上の
絶縁膜上に配線を形成する半導体装置の製造方法におい
て、 チャネルストッパを形成するための不純物の濃度が前記
素子分離領域では前記フィールド絶縁膜の直下で最も高
くなる様に、前記不純物を前記半導体基板にイオン注入
する工程と、 前記イオン注入の後に、前記拡散層の領域上に前記絶縁
膜を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記領域上に第１の絶縁膜を形成する工
程と、 前記第１の絶縁膜の形成後に、前記イオン注入を行う工
程と、 前記イオン注入の後に、前記領域上に第２の絶縁膜を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28750293A JPH07122628A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28750293A JPH07122628A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122628A true JPH07122628A (ja) | 1995-05-12 |
Family
ID=17718178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28750293A Pending JPH07122628A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8407009B2 (en) | 2006-09-13 | 2013-03-26 | Ntt Docomo, Inc. | System and method for molecular communication |
-
1993
- 1993-10-22 JP JP28750293A patent/JPH07122628A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8407009B2 (en) | 2006-09-13 | 2013-03-26 | Ntt Docomo, Inc. | System and method for molecular communication |
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