JP2637860B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2637860B2 JP2637860B2 JP14054091A JP14054091A JP2637860B2 JP 2637860 B2 JP2637860 B2 JP 2637860B2 JP 14054091 A JP14054091 A JP 14054091A JP 14054091 A JP14054091 A JP 14054091A JP 2637860 B2 JP2637860 B2 JP 2637860B2
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- JP
- Japan
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- semiconductor device
- manufacturing
- oxide film
- silicon oxide
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳ型ＬＳＩの製造方法に関する。
に関し、特にＭＯＳ型ＬＳＩの製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型ＬＳＩの製造方法におい
ては、ゲート酸化シリコン膜上にゲート電極をパターニ
ングし、その後、Ｎ2 雰囲気の熱処理工程を行なわずに
高電流イオン注入を行なって活性領域を形成していた。
ては、ゲート酸化シリコン膜上にゲート電極をパターニ
ングし、その後、Ｎ2 雰囲気の熱処理工程を行なわずに
高電流イオン注入を行なって活性領域を形成していた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、高電流イオン注入時のチャージアップに
より、ゲート酸化シリコン膜が破壊されやすく、ＭＯＳ
型ＬＳＩ製造の歩留及び信頼性が低下する欠点があっ
た。
製造方法では、高電流イオン注入時のチャージアップに
より、ゲート酸化シリコン膜が破壊されやすく、ＭＯＳ
型ＬＳＩ製造の歩留及び信頼性が低下する欠点があっ
た。
【０００４】本発明の目的は、高歩留及び高信頼性が得
られる半導体装置の製造方法を提供することにある。
られる半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＭＯＳ型ＬＳＩのゲート電極をパターニング
後、９５０℃以上のＮ2 雰囲気での熱処理を実施後、高
電流イオン注入を行なうものである。
造方法は、ＭＯＳ型ＬＳＩのゲート電極をパターニング
後、９５０℃以上のＮ2 雰囲気での熱処理を実施後、高
電流イオン注入を行なうものである。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を説明するために製造工程
順に示した半導体装置の断面図である。
る。図１は本発明の一実施例を説明するために製造工程
順に示した半導体装置の断面図である。
【０００７】まず図１（ａ）に示すように、シリコン基
板１の一主面にＰ型ウェル２を形成し、厚さ７００ｎｍ
程度の素子分離用のフィールド酸化膜３を選択的に形成
して、ＭＯＳトランジスタを形成する能動領域にゲート
絶縁膜となるゲート酸化シリコン膜４を１５ｎｍ程度の
厚さに形成する。
板１の一主面にＰ型ウェル２を形成し、厚さ７００ｎｍ
程度の素子分離用のフィールド酸化膜３を選択的に形成
して、ＭＯＳトランジスタを形成する能動領域にゲート
絶縁膜となるゲート酸化シリコン膜４を１５ｎｍ程度の
厚さに形成する。
【０００８】次に、図１（ｂ）に示すように、全面にゲ
ート電極となる多結晶シリコン膜を４００ｎｍ程度形成
し、フォトリソグラフィー工程によりゲート電極５を形
成し、その表面を酸素雰囲気中で２０ｎｍ程度酸化す
る。
ート電極となる多結晶シリコン膜を４００ｎｍ程度形成
し、フォトリソグラフィー工程によりゲート電極５を形
成し、その表面を酸素雰囲気中で２０ｎｍ程度酸化す
る。
【０００９】次いで、９５０℃Ｎ2 雰囲気で３０分の熱
処理を実施する。
処理を実施する。
【００１０】本熱処理によりゲート酸化シリコン膜の絶
縁破壊耐圧が向上し、ゲート酸化シリコン膜４は、後に
実施される高電流イオン注入でのチャージアップにより
破壊されにくくなる。
縁破壊耐圧が向上し、ゲート酸化シリコン膜４は、後に
実施される高電流イオン注入でのチャージアップにより
破壊されにくくなる。
【００１１】
【発明の効果】以上説明したように本発明によるＭＯＳ
型ＬＳＩの製造方法によれば、ゲート酸化シリコン膜の
絶縁破壊耐圧が向上し、高電流イオン注入時のチャージ
アップによりゲート酸化シリコン膜が破壊されにくくな
り、高歩留及び高信頼性でＭＯＳ型ＬＳＩを製造するこ
とができた。
型ＬＳＩの製造方法によれば、ゲート酸化シリコン膜の
絶縁破壊耐圧が向上し、高電流イオン注入時のチャージ
アップによりゲート酸化シリコン膜が破壊されにくくな
り、高歩留及び高信頼性でＭＯＳ型ＬＳＩを製造するこ
とができた。
【図１】本発明の一実施例を説明するために工程順に示
した半導体装置の断面図である。
した半導体装置の断面図である。
１ シリコン基板 ２ Ｐ型ウェル ３ フィールド酸化膜 ４ ゲート酸化シリコン膜 ５ ゲート電極
Claims (1)
- 【請求項１】 ＭＯＳ型ＬＳＩのゲート電極をパターニ
ング後、かつ高電流イオン注入前に、９５０℃以上のＮ
2 雰囲気での熱処理工程を有する半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14054091A JP2637860B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14054091A JP2637860B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04365328A JPH04365328A (ja) | 1992-12-17 |
| JP2637860B2 true JP2637860B2 (ja) | 1997-08-06 |
Family
ID=15271052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14054091A Expired - Lifetime JP2637860B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637860B2 (ja) |
-
1991
- 1991-06-13 JP JP14054091A patent/JP2637860B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04365328A (ja) | 1992-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970304 |