JPH05343440A - 電荷転送素子およびその製造方法 - Google Patents
電荷転送素子およびその製造方法Info
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- JPH05343440A JPH05343440A JP14941592A JP14941592A JPH05343440A JP H05343440 A JPH05343440 A JP H05343440A JP 14941592 A JP14941592 A JP 14941592A JP 14941592 A JP14941592 A JP 14941592A JP H05343440 A JPH05343440 A JP H05343440A
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- film
- gate
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Abstract
(57)【要約】
【目的】 電荷転送素子のゲート電極に層間絶縁膜とし
て熱酸化膜を形成する際にゲート・バーズビークを発生
させず、ゲート電極の加工精度を向上させる。 【構成】 第１の絶縁膜３上に形成された第１のゲート
電極４ａにシリコン酸化膜９またはノンドープポリシリ
コンを形成した後、異方性エッチングによりその側面に
サイドウォール９ａを形成し、その後基板１上および第
１のゲート電極４ａその上に第２の絶縁膜６を熱酸化で
形成する。サイドウォール９ａがあるので第１のゲート
電極４ａの側面方向の酸化が押さえられ、ゲート・バー
ズビークが発生しない。
て熱酸化膜を形成する際にゲート・バーズビークを発生
させず、ゲート電極の加工精度を向上させる。 【構成】 第１の絶縁膜３上に形成された第１のゲート
電極４ａにシリコン酸化膜９またはノンドープポリシリ
コンを形成した後、異方性エッチングによりその側面に
サイドウォール９ａを形成し、その後基板１上および第
１のゲート電極４ａその上に第２の絶縁膜６を熱酸化で
形成する。サイドウォール９ａがあるので第１のゲート
電極４ａの側面方向の酸化が押さえられ、ゲート・バー
ズビークが発生しない。
Description
【０００１】
【産業上の利用分野】この発明は、電荷転送素子および
その製造方法に関し、特にゲート電極部とその製造方法
に関するものである。
その製造方法に関し、特にゲート電極部とその製造方法
に関するものである。
【０００２】
【従来の技術】従来の電荷転送素子の製造方法を図９〜
１１を参照して説明する。まず、図９に示すように、ｐ
型シリコンの半導体基板１上にリンをイオン注入して拡
散させたｎ型不純物拡散層２を形成し（ａ）、次いで酸
素雰囲気中で800〜1200℃ で加熱してゲート絶縁膜とな
る第１の絶縁膜３を熱酸化により300〜1000Å の厚さに
形成し、その上に減圧ＣＶＤ法により導電性を高めるた
めに高濃度のリンが添加されたポリシリコン膜４を3000
〜6000Åの厚さに堆積形成する（ｂ）。次に、ポリシリ
コン膜４上にレジストを塗布して写真製版工程により相
互に所定間隔を隔てて複数配列するレジストパターン５
を形成し（ｃ）、このレジストパターン５をマスクとし
てポリシリコン膜４を異方性エッチングにより選択的に
除去して第１のゲート電極４ａを形成し（ｄ）、さらに
このゲート電極４ａをマスクにしてエッチングにより第
１の絶縁膜３も同様に選択的に除去する（ｅ）。
１１を参照して説明する。まず、図９に示すように、ｐ
型シリコンの半導体基板１上にリンをイオン注入して拡
散させたｎ型不純物拡散層２を形成し（ａ）、次いで酸
素雰囲気中で800〜1200℃ で加熱してゲート絶縁膜とな
る第１の絶縁膜３を熱酸化により300〜1000Å の厚さに
形成し、その上に減圧ＣＶＤ法により導電性を高めるた
めに高濃度のリンが添加されたポリシリコン膜４を3000
〜6000Åの厚さに堆積形成する（ｂ）。次に、ポリシリ
コン膜４上にレジストを塗布して写真製版工程により相
互に所定間隔を隔てて複数配列するレジストパターン５
を形成し（ｃ）、このレジストパターン５をマスクとし
てポリシリコン膜４を異方性エッチングにより選択的に
除去して第１のゲート電極４ａを形成し（ｄ）、さらに
このゲート電極４ａをマスクにしてエッチングにより第
１の絶縁膜３も同様に選択的に除去する（ｅ）。
【０００３】次に、図１０に示すように、第１の絶縁膜
３を除去した不純物拡散層２上の領域および第１のゲー
ト電極４ａ上の全面にわたって第１の絶縁膜３の形成時
と同様に熱酸化して第２の絶縁膜６を300〜1000Å の厚
さに形成し（ａ）、その上に減圧ＣＶＤ法によりポリシ
リコン膜４と同様に高濃度のリンが添加されたポリシリ
コン膜７を3000〜6000Åの厚さに堆積形成し（ｂ）、さ
らにこの上に相互に所定間隔を隔てて配列したレジスト
パターン８を形成する（ｃ）。レジストパターン８は、
相互にとなり合う第１のゲート電極４ａの中間位置で、
かつ隣合う第１のゲート電極４ａのそれぞれに一部が重
なり合う位置に配置される。続いて、レジストパターン
８をマスクとして、ポリシリコン膜７を選択的に異方性
エッチングにより除去して第２のゲート電極７ａを形成
する（ｄ）。
３を除去した不純物拡散層２上の領域および第１のゲー
ト電極４ａ上の全面にわたって第１の絶縁膜３の形成時
と同様に熱酸化して第２の絶縁膜６を300〜1000Å の厚
さに形成し（ａ）、その上に減圧ＣＶＤ法によりポリシ
リコン膜４と同様に高濃度のリンが添加されたポリシリ
コン膜７を3000〜6000Åの厚さに堆積形成し（ｂ）、さ
らにこの上に相互に所定間隔を隔てて配列したレジスト
パターン８を形成する（ｃ）。レジストパターン８は、
相互にとなり合う第１のゲート電極４ａの中間位置で、
かつ隣合う第１のゲート電極４ａのそれぞれに一部が重
なり合う位置に配置される。続いて、レジストパターン
８をマスクとして、ポリシリコン膜７を選択的に異方性
エッチングにより除去して第２のゲート電極７ａを形成
する（ｄ）。
【０００４】次に、図１１に示すように、この第２のゲ
ート電極７ａをマスクにして第２の絶縁膜６も選択的に
エッチング除去し（ａ）、さらに第１のゲート電極４ａ
上の絶縁膜６を除去された露出部と第２のゲート電極７
ａ上との全面にわたって酸化して層間絶縁膜１３を形成
する（ｂ）。
ート電極７ａをマスクにして第２の絶縁膜６も選択的に
エッチング除去し（ａ）、さらに第１のゲート電極４ａ
上の絶縁膜６を除去された露出部と第２のゲート電極７
ａ上との全面にわたって酸化して層間絶縁膜１３を形成
する（ｂ）。
【０００５】
【発明が解決しようとする課題】従来の電荷転送素子
は、以上のような工程で製造されていたので、図１０
（ａ）に示した工程で第２の絶縁膜６を形成するとき
に、図１２（ａ）に示すように第１のゲート電極４ａと
シリコン基板１上のｎ型不純物拡散層２との酸化速度が
異なるために第１のゲート電極４ａ端部がめくり上がる
という問題がある。これは、ゲート電極４ａを構成する
ポリシリコンには導電性を高めるべく高濃度のリンが添
加してあるため、それによって増速酸化が起き、ゲート
電極４ａにおけるシリコン酸化膜の成長はｎ型不純物拡
散層２におけるシリコン酸化膜の成長より３倍程度早く
なるからである。このために、ゲート電極４ａの側面方
向の酸化膜の成長速度がこの部分のｎ型不純物拡散層２
表面のシリコン酸化膜の成長速度より大きく、その成長
速度の差からゲート電極４ａ端部がめくり上がる現象が
起こる。
は、以上のような工程で製造されていたので、図１０
（ａ）に示した工程で第２の絶縁膜６を形成するとき
に、図１２（ａ）に示すように第１のゲート電極４ａと
シリコン基板１上のｎ型不純物拡散層２との酸化速度が
異なるために第１のゲート電極４ａ端部がめくり上がる
という問題がある。これは、ゲート電極４ａを構成する
ポリシリコンには導電性を高めるべく高濃度のリンが添
加してあるため、それによって増速酸化が起き、ゲート
電極４ａにおけるシリコン酸化膜の成長はｎ型不純物拡
散層２におけるシリコン酸化膜の成長より３倍程度早く
なるからである。このために、ゲート電極４ａの側面方
向の酸化膜の成長速度がこの部分のｎ型不純物拡散層２
表面のシリコン酸化膜の成長速度より大きく、その成長
速度の差からゲート電極４ａ端部がめくり上がる現象が
起こる。
【０００６】この状態で図１０（ｄ）に示すように第２
のゲート電極７ａを形成すると、図１２（ｂ）に示すよ
うに、第１のゲート電極４ａの端部のめくり上がった部
分に第２のゲート電極７ａを形成するためのポリシリコ
ン膜７が入り込み、ゲート・バーズビークと呼ばれる現
象が生じる。このようにゲート・バーズビークが生じる
と、第１のゲート電極４ａの設計寸法（＝Ｌ1）と第２
のゲート電極７ａの設計寸法（＝Ｌ2）とを同一になる
ようにしても、仕上がりでは図１２（ｂ）に示すよう
に、Ｌ1’（Ｌ1の仕上がり寸法）＜Ｌ2’（Ｌ2の仕上が
り寸法）となり電極間のポテンシャルに差ができてしま
い、予定していた飽和電子数が得られなくなるという問
題がある。
のゲート電極７ａを形成すると、図１２（ｂ）に示すよ
うに、第１のゲート電極４ａの端部のめくり上がった部
分に第２のゲート電極７ａを形成するためのポリシリコ
ン膜７が入り込み、ゲート・バーズビークと呼ばれる現
象が生じる。このようにゲート・バーズビークが生じる
と、第１のゲート電極４ａの設計寸法（＝Ｌ1）と第２
のゲート電極７ａの設計寸法（＝Ｌ2）とを同一になる
ようにしても、仕上がりでは図１２（ｂ）に示すよう
に、Ｌ1’（Ｌ1の仕上がり寸法）＜Ｌ2’（Ｌ2の仕上が
り寸法）となり電極間のポテンシャルに差ができてしま
い、予定していた飽和電子数が得られなくなるという問
題がある。
【０００７】図１４は第１のゲート電極４ａと第２のゲ
ート電極７ａの平面パターンの概略を示すものである
が、上記の図１２は図１４の電荷転送部分であるＡ−Ａ
断面を示したものである。次の図１３は、第１のゲート
電極４ａの第２のゲート電極７ａと重ならない部分のＢ
−Ｂ断面を示したものである。この部分の第１のゲート
電極４ａにもゲート・バーズビークが生じる。すなわ
ち、図１３（ａ）に示すように、図１０（ｂ）の工程で
ポリシリコン膜７を堆積した際に、第１のゲート電極４
ａの端部のめくり上がった部分に図１２（ｂ）と同様に
このポリシリコン膜７が入り込む。このため、図１０
（ｄ）の工程でポリシリコン膜７を異方性エッチングし
た後に、図１３（ｂ）に示すようにゲート・バーズビー
ク部分にポリシリコン膜７の残渣７ｂが残ってしまう。
この残渣７ｂはその後等方性エッチングを行えば除去で
きるが、このように等方性エッチングを行なうと、第１
のゲート電極４ａもエッチングされて薄くなってしま
い、シート抵抗が増加するなど種々の問題が生じる。
ート電極７ａの平面パターンの概略を示すものである
が、上記の図１２は図１４の電荷転送部分であるＡ−Ａ
断面を示したものである。次の図１３は、第１のゲート
電極４ａの第２のゲート電極７ａと重ならない部分のＢ
−Ｂ断面を示したものである。この部分の第１のゲート
電極４ａにもゲート・バーズビークが生じる。すなわ
ち、図１３（ａ）に示すように、図１０（ｂ）の工程で
ポリシリコン膜７を堆積した際に、第１のゲート電極４
ａの端部のめくり上がった部分に図１２（ｂ）と同様に
このポリシリコン膜７が入り込む。このため、図１０
（ｄ）の工程でポリシリコン膜７を異方性エッチングし
た後に、図１３（ｂ）に示すようにゲート・バーズビー
ク部分にポリシリコン膜７の残渣７ｂが残ってしまう。
この残渣７ｂはその後等方性エッチングを行えば除去で
きるが、このように等方性エッチングを行なうと、第１
のゲート電極４ａもエッチングされて薄くなってしま
い、シート抵抗が増加するなど種々の問題が生じる。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、電荷転送素子のゲート電極を形
成する際にゲート・バーズビークを発生させず、ゲート
電極の加工精度を向上させることを目的とする。
ためになされたもので、電荷転送素子のゲート電極を形
成する際にゲート・バーズビークを発生させず、ゲート
電極の加工精度を向上させることを目的とする。
【０００９】
【課題を解決するための手段】以上の問題点を解消する
ためにこの発明の電荷転送素子は、半導体基板上に形成
された第１の絶縁膜と、その第１の絶縁膜上に相互に間
隔を隔てて配列された第１のゲート電極と、第１のゲー
ト電極の上面に形成された第２の絶縁膜と、第１のゲー
ト電極の側面に傾斜して形成されたサイドウォールと、
第１の絶縁膜および第２の絶縁膜，サイドウォールの上
に第１のゲート電極と一部が重なり相互に間隔を隔てて
複数配列された第２のゲート電極とを有することを特徴
とする。また、記第１のゲート電極とサイドウォールと
の間に拡散防止膜を有することを特徴とする。一方、こ
の発明に係る電荷転送素子の製造方法は、第１の絶縁膜
上に形成された第１のゲート電極に全面に絶縁層を形成
した後、異方性エッチングして第１のゲート電極の側面
に絶縁層からなるサイドウォールを形成し、しかる後に
熱酸化して基板と第１のゲート電極上に第２の絶縁膜を
形成するものである。また、第１の絶縁膜上に形成され
た第１のゲート電極に全面にノンドープの高抵抗のポリ
シリコンを形成した後、異方性エッチングして第１のゲ
ート電極の側面にポリシリコンからなるサイドウォール
を形成し、しかる後に熱酸化して基板と第１のゲート電
極上に第２の絶縁膜を形成するものである。また、第１
のゲート電極の側面に拡散防止膜を介してポリシリコン
からなるサイドウォールを形成するものである。
ためにこの発明の電荷転送素子は、半導体基板上に形成
された第１の絶縁膜と、その第１の絶縁膜上に相互に間
隔を隔てて配列された第１のゲート電極と、第１のゲー
ト電極の上面に形成された第２の絶縁膜と、第１のゲー
ト電極の側面に傾斜して形成されたサイドウォールと、
第１の絶縁膜および第２の絶縁膜，サイドウォールの上
に第１のゲート電極と一部が重なり相互に間隔を隔てて
複数配列された第２のゲート電極とを有することを特徴
とする。また、記第１のゲート電極とサイドウォールと
の間に拡散防止膜を有することを特徴とする。一方、こ
の発明に係る電荷転送素子の製造方法は、第１の絶縁膜
上に形成された第１のゲート電極に全面に絶縁層を形成
した後、異方性エッチングして第１のゲート電極の側面
に絶縁層からなるサイドウォールを形成し、しかる後に
熱酸化して基板と第１のゲート電極上に第２の絶縁膜を
形成するものである。また、第１の絶縁膜上に形成され
た第１のゲート電極に全面にノンドープの高抵抗のポリ
シリコンを形成した後、異方性エッチングして第１のゲ
ート電極の側面にポリシリコンからなるサイドウォール
を形成し、しかる後に熱酸化して基板と第１のゲート電
極上に第２の絶縁膜を形成するものである。また、第１
のゲート電極の側面に拡散防止膜を介してポリシリコン
からなるサイドウォールを形成するものである。
【００１０】
【作用】第１のゲート電極上に第２の絶縁膜を形成する
ときに、第１のゲート電極の側方の端部におけるシリコ
ン酸化膜の成長を抑制できるので、第１のゲート電極端
部がめくり上がらずに第２の絶縁膜が形成できる。
ときに、第１のゲート電極の側方の端部におけるシリコ
ン酸化膜の成長を抑制できるので、第１のゲート電極端
部がめくり上がらずに第２の絶縁膜が形成できる。
【００１１】
【実施例】以下この発明の実施例を図を参照して詳細に
説明する。 （実施例１）図１〜３は、この発明の電荷転送素子の実
施例１の各製造工程途中における断面図である。図１
（ａ）〜（ｄ）に示す第１のゲート電極４ａを形成する
までの工程は、従来の製造方法である図１０（ａ）〜
（ｄ）の工程と同じである。したがって、その説明は省
略する。
説明する。 （実施例１）図１〜３は、この発明の電荷転送素子の実
施例１の各製造工程途中における断面図である。図１
（ａ）〜（ｄ）に示す第１のゲート電極４ａを形成する
までの工程は、従来の製造方法である図１０（ａ）〜
（ｄ）の工程と同じである。したがって、その説明は省
略する。
【００１２】次に、図２に示すように、シリコン酸化膜
からなる第１の絶縁膜３と第１のゲート電極４ａ上にＣ
ＶＤ法を用いて絶縁層としてのシリコン酸化膜９を堆積
する（ａ）。しかる後に、このシリコン酸化膜９に異方
性エッチング（ＲＩＥ）を施して、第１のゲート電極４
ａの側面にシリコン酸化膜９からなるサイドウォール９
ａを形成する（ｂ）。このとき、第１のゲート電極４ａ
の上面のシリコン酸化膜９およびｎ型不純物拡散層２上
の第１の絶縁膜３とシリコン酸化膜９も除去される。次
に、950 ℃程度で熱酸化を行って、露出した第１のゲー
ト電極４ａの上面およびｎ型不純物拡散層２の表面にシ
リコン酸化膜からなる第２の絶縁膜６を形成する。この
とき、第１のゲート電極４ａの側面にはシリコン酸化膜
からなるサイドウォール９ａが形成されているので、第
１のゲート電極４ａの側面方向への熱酸化は押さえら
れ、端部下部にゲート・バーズビークが生じることはな
くなる。
からなる第１の絶縁膜３と第１のゲート電極４ａ上にＣ
ＶＤ法を用いて絶縁層としてのシリコン酸化膜９を堆積
する（ａ）。しかる後に、このシリコン酸化膜９に異方
性エッチング（ＲＩＥ）を施して、第１のゲート電極４
ａの側面にシリコン酸化膜９からなるサイドウォール９
ａを形成する（ｂ）。このとき、第１のゲート電極４ａ
の上面のシリコン酸化膜９およびｎ型不純物拡散層２上
の第１の絶縁膜３とシリコン酸化膜９も除去される。次
に、950 ℃程度で熱酸化を行って、露出した第１のゲー
ト電極４ａの上面およびｎ型不純物拡散層２の表面にシ
リコン酸化膜からなる第２の絶縁膜６を形成する。この
とき、第１のゲート電極４ａの側面にはシリコン酸化膜
からなるサイドウォール９ａが形成されているので、第
１のゲート電極４ａの側面方向への熱酸化は押さえら
れ、端部下部にゲート・バーズビークが生じることはな
くなる。
【００１３】その後、図３に示すように、サイドウォー
ル９ａも含めて第２の絶縁膜６上にポリシリコン膜７を
減圧ＣＶＤ法により形成し（ａ）、さらに図１０（ｃ）
の工程と同様にこのポリシリコン膜７上にレジストパタ
ーン８を形成し（ｂ）、このレジストパターン８をマス
クとしてポリシリコン膜７を選択的に異方性エッチング
して第２のゲート電極７ａを形成する（ｃ）。第１のゲ
ート電極４ａの端部にゲート・バーズビークが形成され
ることはないので、第２のゲート電極７ａの下端（図１
２）や残渣７ｂ（図１３）がゲート・バーズビーク部に
入り込むようなことはなくなる。
ル９ａも含めて第２の絶縁膜６上にポリシリコン膜７を
減圧ＣＶＤ法により形成し（ａ）、さらに図１０（ｃ）
の工程と同様にこのポリシリコン膜７上にレジストパタ
ーン８を形成し（ｂ）、このレジストパターン８をマス
クとしてポリシリコン膜７を選択的に異方性エッチング
して第２のゲート電極７ａを形成する（ｃ）。第１のゲ
ート電極４ａの端部にゲート・バーズビークが形成され
ることはないので、第２のゲート電極７ａの下端（図１
２）や残渣７ｂ（図１３）がゲート・バーズビーク部に
入り込むようなことはなくなる。
【００１４】ところで、上記実施例１において、異方性
エッチングでサイドウォール９ａを形成する際に、第１
の絶縁膜３が除去された時点で直ちにエッチングを終了
すれば良いが、実際には絶縁膜３の厚さにばらつきがあ
るため、通常は２０〜３０％のオーバーエッチングを行
なう。この際に、絶縁膜３の薄い部分では絶縁膜３が早
めになくなるのでｎ型不純物拡散層２の露出した表面が
エッチングされ、この部分にダメージを与えてしまう。
このようにｎ型不純物拡散層２の表面がダメージを受け
ると、その後の工程の酸化処理などで結晶欠陥や界面準
位が発生してしまい、暗電流が増加したり電荷の転送効
率が劣化したりする。
エッチングでサイドウォール９ａを形成する際に、第１
の絶縁膜３が除去された時点で直ちにエッチングを終了
すれば良いが、実際には絶縁膜３の厚さにばらつきがあ
るため、通常は２０〜３０％のオーバーエッチングを行
なう。この際に、絶縁膜３の薄い部分では絶縁膜３が早
めになくなるのでｎ型不純物拡散層２の露出した表面が
エッチングされ、この部分にダメージを与えてしまう。
このようにｎ型不純物拡散層２の表面がダメージを受け
ると、その後の工程の酸化処理などで結晶欠陥や界面準
位が発生してしまい、暗電流が増加したり電荷の転送効
率が劣化したりする。
【００１５】したがって、暗電流や転送効率などの性能
が通常よりも厳しく求められる電荷転送素子では、実施
例１の工程は使えないことになる。そこで、サイドウォ
ールを形成する際の異方性エッチングでは、第１の絶縁
膜３がエッチングされないようにするのが次に説明する
実施例２である。図１（ｄ）の工程までは実施例１と同
じである。
が通常よりも厳しく求められる電荷転送素子では、実施
例１の工程は使えないことになる。そこで、サイドウォ
ールを形成する際の異方性エッチングでは、第１の絶縁
膜３がエッチングされないようにするのが次に説明する
実施例２である。図１（ｄ）の工程までは実施例１と同
じである。
【００１６】（実施例２）まず、図４に示すように、第
１のゲート電極４ａ上に不純物を添加していない高抵抗
のアンドープポリシリコン膜１０を減圧ＣＶＤ法により
堆積し（ａ）、次いで、図２（ｂ）の工程と同様にこの
アンドープポリシリコン膜１０を異方性エッチングによ
りエッチングし、アンドープポリシリコンからなるサイ
ドウォール１０ａを形成する（ｂ）。ここで、アンドー
プポリシリコン膜１０の異方性エッチングでは、シリコ
ン酸化膜である第１の絶縁膜３はエッチングレイトが異
なるためにエッチングされないので、サイドウォール１
０ａの形成時にオーバーエッチングしても、第１の絶縁
膜３の下のｎ型不純物拡散層２の表面はダメージを受け
ることはない。
１のゲート電極４ａ上に不純物を添加していない高抵抗
のアンドープポリシリコン膜１０を減圧ＣＶＤ法により
堆積し（ａ）、次いで、図２（ｂ）の工程と同様にこの
アンドープポリシリコン膜１０を異方性エッチングによ
りエッチングし、アンドープポリシリコンからなるサイ
ドウォール１０ａを形成する（ｂ）。ここで、アンドー
プポリシリコン膜１０の異方性エッチングでは、シリコ
ン酸化膜である第１の絶縁膜３はエッチングレイトが異
なるためにエッチングされないので、サイドウォール１
０ａの形成時にオーバーエッチングしても、第１の絶縁
膜３の下のｎ型不純物拡散層２の表面はダメージを受け
ることはない。
【００１７】例えば、ＣＦ3ＢｒガスとＮ2ガスの混合ガ
スを用いて異方性エッチングを行なった場合、酸化シリ
コンからなる第１の絶縁膜３は、アンドープポリシリコ
ン膜１０に比較して１０倍以上もエッチングされ難い。
次に、第１のゲート電極４ａが形成されていない部分の
第１の絶縁膜３をフッ酸などによるウエットエッチング
で除去する（ｃ）。次いで、図２（ｃ）における熱酸化
による第２の絶縁膜６の形成工程へと進行する。この場
合、熱酸化は850 ℃程度で行われる。
スを用いて異方性エッチングを行なった場合、酸化シリ
コンからなる第１の絶縁膜３は、アンドープポリシリコ
ン膜１０に比較して１０倍以上もエッチングされ難い。
次に、第１のゲート電極４ａが形成されていない部分の
第１の絶縁膜３をフッ酸などによるウエットエッチング
で除去する（ｃ）。次いで、図２（ｃ）における熱酸化
による第２の絶縁膜６の形成工程へと進行する。この場
合、熱酸化は850 ℃程度で行われる。
【００１８】ここで、アンドープポリシリコン膜１０に
よるサイドウォール１０ａで、ゲート・バーズビークが
発生しない理由を、図５の第２の絶縁膜６形成前後の断
面図を用いて説明する。第２の絶縁膜６を形成するため
の熱酸化により、図５（ａ）に示す状態から図５（ｂ）
に示す状態に変化するが、この過程においてリンが高濃
度（１０19〜１０20ｃｍ-3）に添加されたポリシリコン
からなる第１のゲート電極４ａの熱酸化による酸化膜の
成長速度は、ｎ型不純物拡散層２のそれに比較して２〜
３倍の速度である。一方、リンを含まないポリシリコン
であるサイドウォール１０ａの熱酸化による酸化膜の成
長速度は、ｎ型不純物拡散層２とほとんど同じである。
よるサイドウォール１０ａで、ゲート・バーズビークが
発生しない理由を、図５の第２の絶縁膜６形成前後の断
面図を用いて説明する。第２の絶縁膜６を形成するため
の熱酸化により、図５（ａ）に示す状態から図５（ｂ）
に示す状態に変化するが、この過程においてリンが高濃
度（１０19〜１０20ｃｍ-3）に添加されたポリシリコン
からなる第１のゲート電極４ａの熱酸化による酸化膜の
成長速度は、ｎ型不純物拡散層２のそれに比較して２〜
３倍の速度である。一方、リンを含まないポリシリコン
であるサイドウォール１０ａの熱酸化による酸化膜の成
長速度は、ｎ型不純物拡散層２とほとんど同じである。
【００１９】したがって、図５（ｂ）に示すように、第
１のゲート電極４ａの上面には何も形成されていないの
で熱酸化によりこの部分に形成されるシリコン酸化膜の
成長速度は大きく、この部分の第２の絶縁膜６は相対的
に厚い膜厚ｔ1になるが、ｎ型不純物拡散層２の表面に
成長したシリコン酸化膜の成長速度は特に大きくないた
め、この部分の第２の絶縁膜６は相対的に薄い膜厚ｔ3
になる。一方、第１のゲート電極４ａの側面の方向の成
長は、この側壁に形成されているサイドウォール１０ａ
によって押さえられる。すなわち、第１のゲート電極４
ａの側面はサイドウォール１０ａを介して酸化雰囲気と
接触しているため、このポリシリコンからなるサイドウ
ォール１０ａが熱酸化してシリコン酸化膜が形成され
る。サイドウォール１０ａの側壁に成長したシリコン酸
化膜の成長速度はｎ型不純物拡散層２の成長速度とほぼ
同じなので、この部分に形成される第２の絶縁膜６の厚
さｔ2 は、ｎ型不純物拡散層２に成長した第２の絶縁膜
６のｔ3とほぼ同じになる。ｎ型不純物拡散層２の表面
の成長速度と第１のゲート電極４ａの側面方向の成長速
度とがほぼ同じであるため、第１のゲート電極４ａの端
部下方にゲート・バーズビークが発生することはない。
１のゲート電極４ａの上面には何も形成されていないの
で熱酸化によりこの部分に形成されるシリコン酸化膜の
成長速度は大きく、この部分の第２の絶縁膜６は相対的
に厚い膜厚ｔ1になるが、ｎ型不純物拡散層２の表面に
成長したシリコン酸化膜の成長速度は特に大きくないた
め、この部分の第２の絶縁膜６は相対的に薄い膜厚ｔ3
になる。一方、第１のゲート電極４ａの側面の方向の成
長は、この側壁に形成されているサイドウォール１０ａ
によって押さえられる。すなわち、第１のゲート電極４
ａの側面はサイドウォール１０ａを介して酸化雰囲気と
接触しているため、このポリシリコンからなるサイドウ
ォール１０ａが熱酸化してシリコン酸化膜が形成され
る。サイドウォール１０ａの側壁に成長したシリコン酸
化膜の成長速度はｎ型不純物拡散層２の成長速度とほぼ
同じなので、この部分に形成される第２の絶縁膜６の厚
さｔ2 は、ｎ型不純物拡散層２に成長した第２の絶縁膜
６のｔ3とほぼ同じになる。ｎ型不純物拡散層２の表面
の成長速度と第１のゲート電極４ａの側面方向の成長速
度とがほぼ同じであるため、第１のゲート電極４ａの端
部下方にゲート・バーズビークが発生することはない。
【００２０】以上の実施例２においては、熱酸化処理を
比較的低温で例えば850 ℃程度で処理する場合は、図５
（ｂ）に示すようにｎ型不純物拡散層２と第１のゲート
電極４ａの側壁とに形成される第２の絶縁膜６の形成速
度がほぼ同じでるために、ゲート・バーズビークは発生
しないが、900 ℃以上の高温で処理する場合には第１の
ゲート電極４ａの側壁が突き出るという問題が生じる。
すなわち、図６に示すように、第２の絶縁膜６を形成す
るために熱酸化をしている際に、第１のゲート電極４ａ
からサイドウォール１０ａへ添加不純物のリンが矢印１
１に示すように拡散し始める。このような拡散が生じる
と、サイドウォール１０ａの側壁におけるシリコン酸化
膜の成長速度がｎ型不純物拡散層２上のシリコン酸化膜
の成長速度より早くなり、この側壁の部分下方にゲート
・バーズビークが発生してしまう。
比較的低温で例えば850 ℃程度で処理する場合は、図５
（ｂ）に示すようにｎ型不純物拡散層２と第１のゲート
電極４ａの側壁とに形成される第２の絶縁膜６の形成速
度がほぼ同じでるために、ゲート・バーズビークは発生
しないが、900 ℃以上の高温で処理する場合には第１の
ゲート電極４ａの側壁が突き出るという問題が生じる。
すなわち、図６に示すように、第２の絶縁膜６を形成す
るために熱酸化をしている際に、第１のゲート電極４ａ
からサイドウォール１０ａへ添加不純物のリンが矢印１
１に示すように拡散し始める。このような拡散が生じる
と、サイドウォール１０ａの側壁におけるシリコン酸化
膜の成長速度がｎ型不純物拡散層２上のシリコン酸化膜
の成長速度より早くなり、この側壁の部分下方にゲート
・バーズビークが発生してしまう。
【００２１】そこで、このような問題を解決するために
改良されたものが、次に説明する実施例３である。 （実施例３）図７に示すように、図１（ｄ）の状態で第
１のゲート電極４ａを形成した後、全面を900 ℃以上に
加熱してシリコン酸化膜からなる拡散防止膜としてのス
ペーサー膜１２を第１のゲート電極４ａの上面および側
面に形成する（ａ）。一般に、シリコン酸化膜はリンの
拡散係数が小さく、ポリシリコンのそれに比較して1/50
0 以下である。このため、リンの拡散を押さえるための
スペーサー材としては有効である。次に、図４（ｂ）の
工程と同様にノンドープポリシリコンからなるサイドウ
ォール１０ａを形成し（ｂ）、しかる後に、フッ酸など
のウエットエッチングにより、第１の絶縁膜３の露出部
分および第１のゲート電極４ａの上面に形成されたスペ
ーサー膜１２を除去し（ｃ）、第１のゲート電極４ａの
側面の部分だけ残してスペーサー１２ａとする。さらに
以降の工程は第２の絶縁膜６の形成工程へと続く。この
実施例では、熱酸化は950 ℃程度で行われる。
改良されたものが、次に説明する実施例３である。 （実施例３）図７に示すように、図１（ｄ）の状態で第
１のゲート電極４ａを形成した後、全面を900 ℃以上に
加熱してシリコン酸化膜からなる拡散防止膜としてのス
ペーサー膜１２を第１のゲート電極４ａの上面および側
面に形成する（ａ）。一般に、シリコン酸化膜はリンの
拡散係数が小さく、ポリシリコンのそれに比較して1/50
0 以下である。このため、リンの拡散を押さえるための
スペーサー材としては有効である。次に、図４（ｂ）の
工程と同様にノンドープポリシリコンからなるサイドウ
ォール１０ａを形成し（ｂ）、しかる後に、フッ酸など
のウエットエッチングにより、第１の絶縁膜３の露出部
分および第１のゲート電極４ａの上面に形成されたスペ
ーサー膜１２を除去し（ｃ）、第１のゲート電極４ａの
側面の部分だけ残してスペーサー１２ａとする。さらに
以降の工程は第２の絶縁膜６の形成工程へと続く。この
実施例では、熱酸化は950 ℃程度で行われる。
【００２２】ここで、第２の絶縁膜６を形成するための
熱酸化の際に、第１のゲート電極４ａの側面方向へのリ
ンの拡散はスぺーサー１２ａによって押さえられる。な
お、スペーサー１２ａの厚さは、加熱による第２の絶縁
膜６を形成する段階で第１のゲート電極４ａからのリン
の拡散を抑制するのに十分な大きさに形成されているこ
とはいうまでもない。
熱酸化の際に、第１のゲート電極４ａの側面方向へのリ
ンの拡散はスぺーサー１２ａによって押さえられる。な
お、スペーサー１２ａの厚さは、加熱による第２の絶縁
膜６を形成する段階で第１のゲート電極４ａからのリン
の拡散を抑制するのに十分な大きさに形成されているこ
とはいうまでもない。
【００２３】ところで、熱酸化で第２の絶縁膜６を形成
したときに、ポリシリコンのサイドウォール１０ａがシ
リコン酸化膜の第２の絶縁膜６になりきらないで、図８
に示すように一部のサイドウォール１０ａが残ってしま
った場合、これがフローティングの導電層として作用す
ることがある。なお、これは図５（ｂ）の例においても
同様である。このようにサイドウォール１０ａの一部が
存在すると、その下のｎ型不純物拡散層２内のチャネル
ポテンシャルを変調して転送効率を劣化させてしまう恐
れがある。ノンドープポリシリコンは比抵抗が１０12程
度で高いが、シリコン酸化膜等の誘電体に比べれば低
く、上記のような影響を与える。このため、サイドウォ
ール１０ａは、第２の絶縁膜６を形成する際の熱酸化で
完全にシリコン酸化膜に変質してしまう程度の厚さ以下
に予め形成しておくことが好ましい。ｎ型不純物拡散層
２上の第２の絶縁膜６の厚さが１０００Åのとき、サイ
ドウォール１０ａの厚さ（図で横方向の幅）はこれより
以下で例えば５００〜９００Å程度がよい。このように
すると、サイドウォール１０ａはほぼ完全に第２の絶縁
膜６に変換する。
したときに、ポリシリコンのサイドウォール１０ａがシ
リコン酸化膜の第２の絶縁膜６になりきらないで、図８
に示すように一部のサイドウォール１０ａが残ってしま
った場合、これがフローティングの導電層として作用す
ることがある。なお、これは図５（ｂ）の例においても
同様である。このようにサイドウォール１０ａの一部が
存在すると、その下のｎ型不純物拡散層２内のチャネル
ポテンシャルを変調して転送効率を劣化させてしまう恐
れがある。ノンドープポリシリコンは比抵抗が１０12程
度で高いが、シリコン酸化膜等の誘電体に比べれば低
く、上記のような影響を与える。このため、サイドウォ
ール１０ａは、第２の絶縁膜６を形成する際の熱酸化で
完全にシリコン酸化膜に変質してしまう程度の厚さ以下
に予め形成しておくことが好ましい。ｎ型不純物拡散層
２上の第２の絶縁膜６の厚さが１０００Åのとき、サイ
ドウォール１０ａの厚さ（図で横方向の幅）はこれより
以下で例えば５００〜９００Å程度がよい。このように
すると、サイドウォール１０ａはほぼ完全に第２の絶縁
膜６に変換する。
【００２４】
【発明の効果】以上のように、この発明によれば、第２
の絶縁膜を形成する際に第１のゲート電極の端部がめく
り上がらず、バーズビークが発生しないので、ゲート電
極の加工精度が向上し、電荷転送素子の性能が向上する
という効果がある。
の絶縁膜を形成する際に第１のゲート電極の端部がめく
り上がらず、バーズビークが発生しないので、ゲート電
極の加工精度が向上し、電荷転送素子の性能が向上する
という効果がある。
【図１】この発明の１実施例を示す電荷転送素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図２】図１の続きの工程を示す断面図である。
【図３】図２の続きの工程を示す断面図である。
【図４】この発明の実施例２を示す電荷転送素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図５】図４のサイドウォール１０ａの部分の拡大図を
示す断面図である。
示す断面図である。
【図６】高温処理による第２の絶縁膜６形成時に、第１
のゲート電極４ａからサイドウォール１０ａにリンが拡
散する状態を示す断面図である。
のゲート電極４ａからサイドウォール１０ａにリンが拡
散する状態を示す断面図である。
【図７】この発明の実施例３を示す電荷転送素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図８】第２の絶縁膜６形成後、サイドウォール１０ａ
が残った状態を示す断面図である。
が残った状態を示す断面図である。
【図９】従来の電荷転送素子の製造工程を示す断面図で
ある。
ある。
【図１０】図９の続きの工程を示す断面図である。
【図１１】図１０の続きの工程を示す断面図である。
【図１２】第２の絶縁膜６の形成時に、第１のゲート電
極４ａのめくり上がった端面の下にゲート・バーズビー
クが発生した状態を示す断面図である。
極４ａのめくり上がった端面の下にゲート・バーズビー
クが発生した状態を示す断面図である。
【図１３】ゲート・バーズビークにポリシリコンの残渣
７ｂが残った状態を示す断面図である。
７ｂが残った状態を示す断面図である。
【図１４】第１のゲート電極４ａと第２のゲート電極７
ａの平面パターン図である。
ａの平面パターン図である。
１ シリコン基板 ２ ｎ型不純物拡散層 ３ 第１の絶縁膜 ４、７ ポリシリコン膜 ４ａ 第１のゲート電極 ５ レジストパターン ６ 第２の絶縁膜 ７ａ 第２のゲート電極 ９ａ、１０ａ サイドウォール １２ａ スペーサー
Claims (5)
- 【請求項１】 半導体基板上に形成された第１の絶縁膜
と、 前記第１の絶縁膜上に相互に間隔を隔てて配列された第
１のゲート電極と、 前記第１のゲート電極の上面に形成された第２の絶縁膜
と、 前記第１のゲート電極の側面に傾斜して形成されたサイ
ドウォールと、 前記第１の絶縁膜および第２の絶縁膜，サイドウォール
の上に前記第１のゲート電極と一部が重なり相互に間隔
を隔てて複数配列された第２のゲート電極とを有するこ
とを特徴とする電荷転送素子。 - 【請求項２】 請求項１記載の電荷転送素子において、 前記第１のゲート電極とサイドウォールとの間に拡散防
止膜を有することを特徴とする電荷転送素子。 - 【請求項３】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜上に導電膜からなる第１のゲート電極
を相互に間隔を隔てて複数形成する工程と、 前記第１の絶縁膜と第１のゲート電極上にＣＶＤ法によ
り絶縁層を形成する工程と、 前記絶縁層を異方性エッチングして前記第１のゲート電
極の側面に前記絶縁層からなるサイドウォールを形成す
る工程と、 前記半導体基板の表面および前記第１のゲート電極の表
面に熱酸化により第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に導電体膜からなる第２のゲート電
極を前記第１のゲート電極と交互に配置する位置に相互
に間隔を隔てて複数形成する工程とを含むことを特徴と
する電荷転送素子の製造方法。 - 【請求項４】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜上に導電膜からなる第１のゲート電極
を相互に間隔を隔てて複数形成する工程と、 前記第１の絶縁膜と第１のゲート電極上に高抵抗のポリ
シリコン層を形成する工程と、 前記ポリシリコン層を異方性エッチングして第１のゲー
ト電極の側面に前記ポリシリコン層からなるサイドウォ
ールを形成する工程と、 前記第１のゲート電極をマスクとして前記第１の絶縁膜
をエッチングして前記半導体基板の表面を露出する工程
と、 前記半導体基板の表面および第１のゲート電極の表面に
熱酸化により第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に導電体膜からなる第２のゲート電
極を前記第１のゲート電極と交互に配置する位置に相互
に間隔を隔てて複数形成する工程とを含むことを特徴と
する電荷転送素子の製造方法。 - 【請求項５】 請求項４記載の電荷転送素子の製造方法
において、 前記第１のゲート電極の上に拡散防止膜を形成する工程
を含み、 前記拡散防止膜の上に前記ポリシリコン層を形成するこ
とを特徴とする電荷転送素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14941592A JPH05343440A (ja) | 1992-06-09 | 1992-06-09 | 電荷転送素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14941592A JPH05343440A (ja) | 1992-06-09 | 1992-06-09 | 電荷転送素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343440A true JPH05343440A (ja) | 1993-12-24 |
Family
ID=15474621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14941592A Pending JPH05343440A (ja) | 1992-06-09 | 1992-06-09 | 電荷転送素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343440A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013146A (ja) * | 2004-06-25 | 2006-01-12 | Fuji Film Microdevices Co Ltd | 固体撮像素子およびその製造方法 |
| US7061030B2 (en) | 2003-09-04 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, a manufacturing method thereof, and a camera |
| US7087970B2 (en) | 2003-08-29 | 2006-08-08 | Fuji Photo Film Co., Ltd. | Laminated structure, method of manufacturing the same and ultrasonic transducer array |
| US7098066B2 (en) | 2002-02-01 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | Charge coupled device producing method |
-
1992
- 1992-06-09 JP JP14941592A patent/JPH05343440A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098066B2 (en) | 2002-02-01 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | Charge coupled device producing method |
| US7087970B2 (en) | 2003-08-29 | 2006-08-08 | Fuji Photo Film Co., Ltd. | Laminated structure, method of manufacturing the same and ultrasonic transducer array |
| US7454820B2 (en) | 2003-08-29 | 2008-11-25 | Fujifilm Corporation | Method of manufacturing a plurality of laminated structures |
| US7061030B2 (en) | 2003-09-04 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, a manufacturing method thereof, and a camera |
| US7411229B2 (en) | 2003-09-04 | 2008-08-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, a manufacturing method thereof, and a camera |
| CN100452413C (zh) * | 2003-09-04 | 2009-01-14 | 松下电器产业株式会社 | 半导体器件、其制造方法及摄影机 |
| JP2006013146A (ja) * | 2004-06-25 | 2006-01-12 | Fuji Film Microdevices Co Ltd | 固体撮像素子およびその製造方法 |
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