JPH0426132A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0426132A JPH0426132A JP13014190A JP13014190A JPH0426132A JP H0426132 A JPH0426132 A JP H0426132A JP 13014190 A JP13014190 A JP 13014190A JP 13014190 A JP13014190 A JP 13014190A JP H0426132 A JPH0426132 A JP H0426132A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は信顛性の高いＬＤＤ （Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄＤｒａｉｎ）構造のＭＯ５型電界効果トランジ
スタを製造する方法に関するものである。
ｏｐｅｄＤｒａｉｎ）構造のＭＯ５型電界効果トランジ
スタを製造する方法に関するものである。
（従来の技術）
近年、ＶＬＳＩ技術の開発に伴う半導体装置の微細化に
つれて、ドレイン領域近傍でのチャネル領域における強
電界によってホットキャリアが発生し、しきい値電圧の
変動等の半導体装置の緒特性が劣化することが問題とな
っている。この問題を解決するために、いわゆるＬＤＤ
構造を採用した半導体装置が開発されている。
つれて、ドレイン領域近傍でのチャネル領域における強
電界によってホットキャリアが発生し、しきい値電圧の
変動等の半導体装置の緒特性が劣化することが問題とな
っている。この問題を解決するために、いわゆるＬＤＤ
構造を採用した半導体装置が開発されている。
従来、この種のＬＤＤ構造の半導体装置は一般に第４図
に示すような製造工程によって製造されている。まず、
第４図（ａ）に示すように、素子分離されたシリコン基
板１０のアクティブ領域１」二にゲート酸化膜２を形成
し、この上にゲート電極の材料として多結晶シリコン３
を堆積し、これをバターニングすることにより第４図（
ｂ）に示すように、ゲート電極４を形成する。次に、酸
化処理を施してこのゲート電極４および基板１０の表面
上に熱酸化膜を形成した後、このゲート電極４をマスク
として用いてＮ導電型を呈する不純物をイオン注入する
ことにより、間隔がり、の低濃度Ｎ型拡散Ｎ５を形成す
る０次いで第４図（Ｃ）に示すように、全面にＣＶＤ酸
化膜６を成膜した後、反応性イオンエツチングのような
異方性上・ンチングによりこのＣＶＤＭ化膜６をエツチ
ングし、第４図（ｄ）に示すように、ゲート電極４の側
面にのみこのＣＶＤ酸化膜（サイドスペーサ）７を残存
させるようにする。
に示すような製造工程によって製造されている。まず、
第４図（ａ）に示すように、素子分離されたシリコン基
板１０のアクティブ領域１」二にゲート酸化膜２を形成
し、この上にゲート電極の材料として多結晶シリコン３
を堆積し、これをバターニングすることにより第４図（
ｂ）に示すように、ゲート電極４を形成する。次に、酸
化処理を施してこのゲート電極４および基板１０の表面
上に熱酸化膜を形成した後、このゲート電極４をマスク
として用いてＮ導電型を呈する不純物をイオン注入する
ことにより、間隔がり、の低濃度Ｎ型拡散Ｎ５を形成す
る０次いで第４図（Ｃ）に示すように、全面にＣＶＤ酸
化膜６を成膜した後、反応性イオンエツチングのような
異方性上・ンチングによりこのＣＶＤＭ化膜６をエツチ
ングし、第４図（ｄ）に示すように、ゲート電極４の側
面にのみこのＣＶＤ酸化膜（サイドスペーサ）７を残存
させるようにする。
次いで、前記ゲート電極４およびサイドスペーサ７をマ
スクとして用いてＮ導電型を呈する不純物をイオン注入
し、第４図（ｅ）に示すように、間隔がＬ２の高濃度Ｎ
型拡散層８を形成することによりＬＤＤ構造のソース・
ドレイン領域を形成する。
スクとして用いてＮ導電型を呈する不純物をイオン注入
し、第４図（ｅ）に示すように、間隔がＬ２の高濃度Ｎ
型拡散層８を形成することによりＬＤＤ構造のソース・
ドレイン領域を形成する。
（発明が解決しようとする課題）
しかし、上述した半導体装置の製造方法では、異方性エ
ツチング時にサイドエツチングが入り、スペーサの幅を
制御するのが困難となる。これがため、高濃度Ｎ型拡散
層８の間隔Ｌ２の制御性も困難となり、動作時の電流値
Ｉ Ｏｎおよびホ・ノドキャリア耐性のバラツキが大き
くなる。
ツチング時にサイドエツチングが入り、スペーサの幅を
制御するのが困難となる。これがため、高濃度Ｎ型拡散
層８の間隔Ｌ２の制御性も困難となり、動作時の電流値
Ｉ Ｏｎおよびホ・ノドキャリア耐性のバラツキが大き
くなる。
かかる問題の解決策として、例えば、特開昭６１−１５
６８８３号公報に示されているように、ゲート電極上の
ＣＶＤ膜を２Ｎ構造にし、下層のＣＶＤ膜の段差側面に
形成された上層のＣＶＤ膜がエツチングにおけるマスク
になることを利用してスペーサ幅制御を行う方法が提案
されている。しかし、この方法では、工程数が増えるよ
うになる欠点がある。
６８８３号公報に示されているように、ゲート電極上の
ＣＶＤ膜を２Ｎ構造にし、下層のＣＶＤ膜の段差側面に
形成された上層のＣＶＤ膜がエツチングにおけるマスク
になることを利用してスペーサ幅制御を行う方法が提案
されている。しかし、この方法では、工程数が増えるよ
うになる欠点がある。
本発明は、かかる問題に鑑みてなされたもので、サイド
スペーサ幅を精度よく、かつ、制御性良く形成する方法
を提供することをその目的とする。
スペーサ幅を精度よく、かつ、制御性良く形成する方法
を提供することをその目的とする。
（課題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板を具え、
この基板の表面にゲート酸化膜およびゲート電極を形成
する工程と、このゲート電極および前記基板を酸化して
薄い酸化膜を形成する工程と、この酸化膜上に、前記ゲ
ート電極の側面におけるこの酸化膜の段差に等しいか、
またはこれよりも薄い膜厚のＣＶＤ膜を形成する 工程
と、このＣＶ［ｌ膜を異方性エツチングして前記ゲート
電極の側壁部のみに前記ＣＶＤ膜を残存させる工程と、
ソースおよびドレイン領域を形成する工程とを具えるこ
とを特徴とする。
この基板の表面にゲート酸化膜およびゲート電極を形成
する工程と、このゲート電極および前記基板を酸化して
薄い酸化膜を形成する工程と、この酸化膜上に、前記ゲ
ート電極の側面におけるこの酸化膜の段差に等しいか、
またはこれよりも薄い膜厚のＣＶＤ膜を形成する 工程
と、このＣＶ［ｌ膜を異方性エツチングして前記ゲート
電極の側壁部のみに前記ＣＶＤ膜を残存させる工程と、
ソースおよびドレイン領域を形成する工程とを具えるこ
とを特徴とする。
（作用）
本発明の半導体装置の製造方法は、第１図（ａ）に示す
ように、第１導電型の基板１０上にゲート絶縁膜２を形
成し、次いでポリシリコン等のゲート電極材料３を堆積
し、第１図（ｂ）に示すように、バターニングしてゲー
ト電極４を形成する。次いで第１図（Ｃ）に示すように
、ゲート電極４および基板１０を酸化して酸化膜９を形
成し、更に、サイドスペーサ材料となるＣＶＤ膜６をゲ
ート電極４の側面の酸化膜９の段差！、に等しいか、ま
たはこれよりも薄く（膜厚２゜）堆積した後、反応性イ
オンエツチング等の異方性エツチングを行うことによっ
て幅のばらつきの小さいサイドスペーサ７を制御性良く
形成するものである。
ように、第１導電型の基板１０上にゲート絶縁膜２を形
成し、次いでポリシリコン等のゲート電極材料３を堆積
し、第１図（ｂ）に示すように、バターニングしてゲー
ト電極４を形成する。次いで第１図（Ｃ）に示すように
、ゲート電極４および基板１０を酸化して酸化膜９を形
成し、更に、サイドスペーサ材料となるＣＶＤ膜６をゲ
ート電極４の側面の酸化膜９の段差！、に等しいか、ま
たはこれよりも薄く（膜厚２゜）堆積した後、反応性イ
オンエツチング等の異方性エツチングを行うことによっ
て幅のばらつきの小さいサイドスペーサ７を制御性良く
形成するものである。
（実施例）
図面につき本発明の詳細な説明する。
上述したように、第１図（ｂ）に示すゲート電極４を形
成した後、このゲート電極４および基板１０を酸化し、
第１図（Ｃ）に示すように、酸化膜９を成膜する。この
酸化膜９上に、ＣＶＤ膜６を堆積するが、この際に、こ
のゲート電極４の側面の前記酸化膜９の段差ｉｐに対し
てＣＶＤ膜厚（１０）が厚い場合（１０〉ら）には、第
２図（ｅ）に示すように、ゲート電極４の側面でのＣＶ
Ｄ膜６の立上がり角度θは９０度より小さくなり、順テ
ーノく形状となる。これを異方性エツチングしてサイド
スペーサ７を形成すると、第２図（ｆ）に示すように、
サイドスペーサ７の立上がり角度も９０度未満の順テー
バ形状となる。この場合、異方性上・ノチングにおいて
、オーバーエツチングを行うと、第５図に示すように、
サイドエツチングが入り、第３図に示すように、オーバ
ーエツチング時間とともにサイドスペーサ幅が大きく変
化することを確かめた。この場合のサイドエツチング量
はｌｏ／’Ｉｌｐが大きくなるほど大きくなる。
成した後、このゲート電極４および基板１０を酸化し、
第１図（Ｃ）に示すように、酸化膜９を成膜する。この
酸化膜９上に、ＣＶＤ膜６を堆積するが、この際に、こ
のゲート電極４の側面の前記酸化膜９の段差ｉｐに対し
てＣＶＤ膜厚（１０）が厚い場合（１０〉ら）には、第
２図（ｅ）に示すように、ゲート電極４の側面でのＣＶ
Ｄ膜６の立上がり角度θは９０度より小さくなり、順テ
ーノく形状となる。これを異方性エツチングしてサイド
スペーサ７を形成すると、第２図（ｆ）に示すように、
サイドスペーサ７の立上がり角度も９０度未満の順テー
バ形状となる。この場合、異方性上・ノチングにおいて
、オーバーエツチングを行うと、第５図に示すように、
サイドエツチングが入り、第３図に示すように、オーバ
ーエツチング時間とともにサイドスペーサ幅が大きく変
化することを確かめた。この場合のサイドエツチング量
はｌｏ／’Ｉｌｐが大きくなるほど大きくなる。
基板上のＣＶＤ膜厚は、通常５％程度のばらつきがあり
、かつ、異方性エツチングのエツチング速度も同程度ば
らつく。従って、エツチング時に、基板上の場所により
実質的なオーバーエツチング時間は異なるようになる。
、かつ、異方性エツチングのエツチング速度も同程度ば
らつく。従って、エツチング時に、基板上の場所により
実質的なオーバーエツチング時間は異なるようになる。
この結果基板面内でサイドスペーサ幅がばらつくように
なり、通常このばらつきは±２０％以上となる。
なり、通常このばらつきは±２０％以上となる。
また、前記ＣＶＤ膜厚！。が前記段差ｐ、よりも薄いか
、またはこれにほぼ等しい場合には、第２図（ａ’）ま
たは第２図（ｃ）に示すように、ＣＶＤ膜６の立上がり
角度θはほぼ９０度となる。従って、これを異方性エツ
チングすると、第２図（ｂ）または（ｄ）に示すように
、サイドスペーサの立上がり角度もほぼ９０度となる。
、またはこれにほぼ等しい場合には、第２図（ａ’）ま
たは第２図（ｃ）に示すように、ＣＶＤ膜６の立上がり
角度θはほぼ９０度となる。従って、これを異方性エツ
チングすると、第２図（ｂ）または（ｄ）に示すように
、サイドスペーサの立上がり角度もほぼ９０度となる。
この場合オーバーエツチングを行っても、第３図および
第６図に示すように、サイドスペーサはその高さが減少
するが、幅はほぼＣＶＤ膜厚１０を保ったまま殆ど減少
しないことを確かめた。従って、基板面内の場所によっ
てオーバーエツチング時間が異なっていることとは無関
係にサイドスペーサの幅のばらつきは小さくすることが
できる。しかもこの場合！。／ｆｐ≦１の条件さえ満足
している限り、サイドスペーサの幅はＣＶＤ膜厚１０に
ほぼ等しくなり、制御性が良くなる。
第６図に示すように、サイドスペーサはその高さが減少
するが、幅はほぼＣＶＤ膜厚１０を保ったまま殆ど減少
しないことを確かめた。従って、基板面内の場所によっ
てオーバーエツチング時間が異なっていることとは無関
係にサイドスペーサの幅のばらつきは小さくすることが
できる。しかもこの場合！。／ｆｐ≦１の条件さえ満足
している限り、サイドスペーサの幅はＣＶＤ膜厚１０に
ほぼ等しくなり、制御性が良くなる。
ＣＶＤによる成膜方法としては、減圧熱ＣＶＤ法、常圧
熱ＣＶＤ法、プラズマＣＶＤ法のいずれを用いても良い
。また、ＣＶＤにおける反応ガスとしては、５ｉ１１．
およびＴＥ０１ （テトラ エチル オルト シラン）
を使用することができる。ただし、ゲート電極４の形成
後ポリシリコンを酸化しない場合、酸化膜に覆われた基
板上に比べ、ポリシリコン上に厚く成膜され、第７図に
示すようないわゆるオーバーハング状態になる。従って
、ゲート電極４の形成後、酸化を行う必要がある。
熱ＣＶＤ法、プラズマＣＶＤ法のいずれを用いても良い
。また、ＣＶＤにおける反応ガスとしては、５ｉ１１．
およびＴＥ０１ （テトラ エチル オルト シラン）
を使用することができる。ただし、ゲート電極４の形成
後ポリシリコンを酸化しない場合、酸化膜に覆われた基
板上に比べ、ポリシリコン上に厚く成膜され、第７図に
示すようないわゆるオーバーハング状態になる。従って
、ゲート電極４の形成後、酸化を行う必要がある。
本発明方法により製造された半導体装置の実際の数値例
を以下に示す。
を以下に示す。
６インチ（１５，２４ｃｍ） Ｐ型基板１０上に２００
人厚さのゲート酸化膜２を形成し、この上にポリシリコ
ン３を４０００人の厚さに堆積し、不純物として燐をド
ープし、つづいてＲＩＢによってゲート電極４を形成し
た後、２５０人程０（モニタウェファ上の膜厚）酸化し
て酸化膜９を形成し、低濃度不純物領域としてのｎ−拡
散層５をｐ゛イオン注入より形成し、つづいてこの上に
常圧ＣＶＤ法（４３０°Ｃ１５ｉＨｓ１０ｚ＝０．６５
ｓｃｃｍ１０．３５ｓｃｃｍ、 Ｎｚ希釈）により、
シリコン酸化膜６を３０００および４０００人堆積し、
枚葉式、ＲＩＨによりオーバーエツチング時間５秒で異
方性エツチングを行ってサイドスペーサ７を形成した。
人厚さのゲート酸化膜２を形成し、この上にポリシリコ
ン３を４０００人の厚さに堆積し、不純物として燐をド
ープし、つづいてＲＩＢによってゲート電極４を形成し
た後、２５０人程０（モニタウェファ上の膜厚）酸化し
て酸化膜９を形成し、低濃度不純物領域としてのｎ−拡
散層５をｐ゛イオン注入より形成し、つづいてこの上に
常圧ＣＶＤ法（４３０°Ｃ１５ｉＨｓ１０ｚ＝０．６５
ｓｃｃｍ１０．３５ｓｃｃｍ、 Ｎｚ希釈）により、
シリコン酸化膜６を３０００および４０００人堆積し、
枚葉式、ＲＩＨによりオーバーエツチング時間５秒で異
方性エツチングを行ってサイドスペーサ７を形成した。
更に、不純物のイオン注入により高濃度不純物領域８を
形成してソース・ドレイン領域を形成し、その後、Ａ！
配線を形成してＬＤＤ構造のＭＯ５型トランジスタを製
造した。本実施例では、常圧ＣｖＤ成膜前のポリシリコ
ンゲート電極側面における酸化膜段差は４２００人±１
００人であった。
形成してソース・ドレイン領域を形成し、その後、Ａ！
配線を形成してＬＤＤ構造のＭＯ５型トランジスタを製
造した。本実施例では、常圧ＣｖＤ成膜前のポリシリコ
ンゲート電極側面における酸化膜段差は４２００人±１
００人であった。
製造後、基板上の９箇所につきゲート電極４の断面を走
査型電子顕微鏡で観察してサイドスペーサ幅を測定した
ところ、 ３０００人成膜の場合、２９７０±２００人
、４０００人成膜の場合、３９５０±２５０人であり、
幅のばらつきは６〜７％以内となり、従来の方法に比べ
ると、著しく改良された。
査型電子顕微鏡で観察してサイドスペーサ幅を測定した
ところ、 ３０００人成膜の場合、２９７０±２００人
、４０００人成膜の場合、３９５０±２５０人であり、
幅のばらつきは６〜７％以内となり、従来の方法に比べ
ると、著しく改良された。
また、オン電流Ｉｏｎについても、ばらつきは±２％以
内に押さえることができた。
内に押さえることができた。
比較例として、ポリシリコン４０００人に対してシリコ
ン酸化膜を５０００人〜６０００人成膜した場合、各々
サイドスペーサ幅は４４５０±６００人、５３００±７
３０人であり、この幅のばらつきは１２〜１４％に達し
た。
ン酸化膜を５０００人〜６０００人成膜した場合、各々
サイドスペーサ幅は４４５０±６００人、５３００±７
３０人であり、この幅のばらつきは１２〜１４％に達し
た。
更に、オン電流については±７〜１０％のばらつきがあ
った。
った。
尚、ポリシリコン膜厚を３０００．５ｏｏｏ人と変化さ
せても、常圧ＣＶＤ膜厚がポリシリコンゲート側壁での
酸化膜段差よりも小さい場合はいづれもサイドスペーサ
の幅のばらつきを数％以内に押さえることができた。
せても、常圧ＣＶＤ膜厚がポリシリコンゲート側壁での
酸化膜段差よりも小さい場合はいづれもサイドスペーサ
の幅のばらつきを数％以内に押さえることができた。
（発明の効果）
上述したように、本発明はサイドスペーサ用ＣＶＤ膜の
厚さをゲート側壁での段差以下としたＬＤＤ構造の半導
体装置を製造することにより、サイドスペーサ幅のばら
つきを抑え、ＬＤＤ構造を精度良く形成し、よって電気
的特性を向上させることができるようになった。
厚さをゲート側壁での段差以下としたＬＤＤ構造の半導
体装置を製造することにより、サイドスペーサ幅のばら
つきを抑え、ＬＤＤ構造を精度良く形成し、よって電気
的特性を向上させることができるようになった。
第１図（ａ）〜（ｆ）は本発明によるＬＤＤ型半導体装
置の製造方法によって製造する半導体装置の種々の製造
工程を示す断面図、 第２図（ａ）〜（ｆ）はＬＤＤサイドスペーサのゲート
側壁段差部での立上がり角度の関係を示す断面図、 第３図はＲＩＥ異方性エツチングにおけるサイドスペー
サの時間に対する幅制御の関係を示す説明図、 第４図（ａ）〜（ｅ）は従来法によるＬＤＤ構造の半導
体装置の種りの製造工程を示す断面図、第５図は従来法
によるＲＩＥオーバーエツチング時のサイドスペーサの
幅変化の状態を示す断面図、第６図は本発明方法による
ＲＩＥオーバーエツチング時のサイドスペーサの幅変化
の状態を示す断面図、 第７図はポリシリコン上に成膜された酸化膜のオーバー
ハング状態を示す断面図である。 １・・・アクティブ領域 ２・・・ゲート酸化膜３・
・・多結晶シリコン ４・・・ゲート電極５・・・低
濃度Ｎ型拡散層 ６・・・ＣＶＯ酸化膜７・・・サイド
スペーサ ８・・・高濃度Ｎ型拡散層９・・・酸化膜 １０・・・基板
置の製造方法によって製造する半導体装置の種々の製造
工程を示す断面図、 第２図（ａ）〜（ｆ）はＬＤＤサイドスペーサのゲート
側壁段差部での立上がり角度の関係を示す断面図、 第３図はＲＩＥ異方性エツチングにおけるサイドスペー
サの時間に対する幅制御の関係を示す説明図、 第４図（ａ）〜（ｅ）は従来法によるＬＤＤ構造の半導
体装置の種りの製造工程を示す断面図、第５図は従来法
によるＲＩＥオーバーエツチング時のサイドスペーサの
幅変化の状態を示す断面図、第６図は本発明方法による
ＲＩＥオーバーエツチング時のサイドスペーサの幅変化
の状態を示す断面図、 第７図はポリシリコン上に成膜された酸化膜のオーバー
ハング状態を示す断面図である。 １・・・アクティブ領域 ２・・・ゲート酸化膜３・
・・多結晶シリコン ４・・・ゲート電極５・・・低
濃度Ｎ型拡散層 ６・・・ＣＶＯ酸化膜７・・・サイド
スペーサ ８・・・高濃度Ｎ型拡散層９・・・酸化膜 １０・・・基板
Claims (1)
- 【特許請求の範囲】 １、半導体基板を具え、この基板の表面にゲート酸化膜
およびゲート電極を形成する工程と、このゲート電極お
よび前記基板を酸化して薄い酸化膜を形成する工程と、
この酸化膜上に前記ゲート電極の側面におけるこの酸化
膜の段差に等しいか、またはこれよりも薄い膜厚のＣＶ
Ｄ膜を形成する工程と、このＣＶＤ膜を異方性エッチン
グして前記ゲート電極の側壁 部のみに前記ＣＶＤ膜を残存させる工程と、ソースおよ
びドレイン領域を形成する工程とを具えることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13014190A JPH0426132A (ja) | 1990-05-22 | 1990-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13014190A JPH0426132A (ja) | 1990-05-22 | 1990-05-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0426132A true JPH0426132A (ja) | 1992-01-29 |
Family
ID=15026949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13014190A Pending JPH0426132A (ja) | 1990-05-22 | 1990-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0426132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897344A (en) * | 1993-06-04 | 1999-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film semiconductor device |
| JP2003509861A (ja) * | 1999-09-17 | 2003-03-11 | テレフオンアクチーボラゲツト エル エム エリクソン | 半導体装置の隔離のため浅いトレンチ内に深いトレンチを形成するための自己整合方法 |
-
1990
- 1990-05-22 JP JP13014190A patent/JPH0426132A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897344A (en) * | 1993-06-04 | 1999-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film semiconductor device |
| JP2003509861A (ja) * | 1999-09-17 | 2003-03-11 | テレフオンアクチーボラゲツト エル エム エリクソン | 半導体装置の隔離のため浅いトレンチ内に深いトレンチを形成するための自己整合方法 |
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