JPS6346773A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPS6346773A JPS6346773A JP19146286A JP19146286A JPS6346773A JP S6346773 A JPS6346773 A JP S6346773A JP 19146286 A JP19146286 A JP 19146286A JP 19146286 A JP19146286 A JP 19146286A JP S6346773 A JPS6346773 A JP S6346773A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 50
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ ）を有するＭＯＳトランジスタの製造方法に
関する。
ｒａｉｎ ）を有するＭＯＳトランジスタの製造方法に
関する。
ＭＯ８半導体素子の集積度を上げ高速動作および低消費
電流を達成するには、まずＭＯＳトランジスタを微細化
すなわちチャネル長を短くすることが必要である。
電流を達成するには、まずＭＯＳトランジスタを微細化
すなわちチャネル長を短くすることが必要である。
ＭＯＳトランジスタのチャネル長を短くすると、次に記
すような現象が発生し、短チヤネルＭＯＳトランジスタ
の安定動作という点で問題となる。
すような現象が発生し、短チヤネルＭＯＳトランジスタ
の安定動作という点で問題となる。
ドレイン領域からひろがった空乏層がソース領域の空乏
層とつながるバンチスルーや、ドレイン領域の近傍に電
界が集中するため格子との衝突により電子−正孔対が発
生することにより、基板電流が増大しキャリアがゲート
電極に注入されるという現象を生じる。また基板とドレ
イン領域とのｐｎ接合の逆方向の耐圧が電界集中した領
域で決まるため高い逆方向の耐圧が得られない。
層とつながるバンチスルーや、ドレイン領域の近傍に電
界が集中するため格子との衝突により電子−正孔対が発
生することにより、基板電流が増大しキャリアがゲート
電極に注入されるという現象を生じる。また基板とドレ
イン領域とのｐｎ接合の逆方向の耐圧が電界集中した領
域で決まるため高い逆方向の耐圧が得られない。
これらの問題点を解決するために、ＭＯＳトランジスタ
のソース領域およびドレイン領域のゲート電極の近傍の
みの接合深さを浅くしかも他のソース領域およびドレイ
ン領域より不純物濃度を低くする。いわゆるＬＤＤ構造
により電界集中とバンチスルーを防止するＭＯＳトラン
ジスタが使用されている。
のソース領域およびドレイン領域のゲート電極の近傍の
みの接合深さを浅くしかも他のソース領域およびドレイ
ン領域より不純物濃度を低くする。いわゆるＬＤＤ構造
により電界集中とバンチスルーを防止するＭＯＳトラン
ジスタが使用されている。
このＬＤＤ構造を得る方法として例えば次に記す方法が
ある。
ある。
まず第１導電型半導体基板に選択酸化法を用いて素子領
域と、この素子領域の周囲のフィールド領域に厚い二酸
化シリコン膜を形成する。次にゲート絶縁膜となる薄い
二酸化シリコン膜を形成し、このゲート絶縁膜上にゲー
ト電極となる多結晶シリコン膜を形成する。その後ゲー
ト電極をマスクにして、第２導電型の不純物をイオン注
入することにより浅い接合のソース領域およびドレイン
領域を形成する。次にＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒＤｅｐｏｓｉｔｉｏｎ ）により全面に二酸化
シリコン膜を形成し、ＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ ）を用いて二酸化シリコン膜を
エツチングすると、ゲート電極の側面にエツチングされ
ないサトドウォール絶縁膜と呼ばれる二酸化シリコン膜
が残る。このサトドウォール絶縁膜とゲート電極とをマ
スクとして、第２導電型の深い接合のソース領域とドレ
イン領域をイオン注入法により形成する。
域と、この素子領域の周囲のフィールド領域に厚い二酸
化シリコン膜を形成する。次にゲート絶縁膜となる薄い
二酸化シリコン膜を形成し、このゲート絶縁膜上にゲー
ト電極となる多結晶シリコン膜を形成する。その後ゲー
ト電極をマスクにして、第２導電型の不純物をイオン注
入することにより浅い接合のソース領域およびドレイン
領域を形成する。次にＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒＤｅｐｏｓｉｔｉｏｎ ）により全面に二酸化
シリコン膜を形成し、ＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ ）を用いて二酸化シリコン膜を
エツチングすると、ゲート電極の側面にエツチングされ
ないサトドウォール絶縁膜と呼ばれる二酸化シリコン膜
が残る。このサトドウォール絶縁膜とゲート電極とをマ
スクとして、第２導電型の深い接合のソース領域とドレ
イン領域をイオン注入法により形成する。
前述した従来法によるＬＤＤ構造を有するＭＯＳトラン
ジスタでは次に記す問題点を持っている。
ジスタでは次に記す問題点を持っている。
二酸化シリコン膜からなるサトドウォール絶縁膜をＲＩ
Ｅ法でエツチングするとき、素子領域のゲート絶縁膜お
よびフィールド領域も二酸化シリコン膜で形成されてい
るために、エツチングの選択比がとれず、またエツチン
グの終点検出が難しい。このため素子領域がオーバーエ
ツチングにより損傷を受け、しきい値電圧のバラツキ等
によりＭＯＳトランジスタ特性が変動する問題点や、フ
ィールド領域の二酸化シリコン膜の膜厚が薄くなる問題
点が発生する。
Ｅ法でエツチングするとき、素子領域のゲート絶縁膜お
よびフィールド領域も二酸化シリコン膜で形成されてい
るために、エツチングの選択比がとれず、またエツチン
グの終点検出が難しい。このため素子領域がオーバーエ
ツチングにより損傷を受け、しきい値電圧のバラツキ等
によりＭＯＳトランジスタ特性が変動する問題点や、フ
ィールド領域の二酸化シリコン膜の膜厚が薄くなる問題
点が発生する。
本発明の目的は、素子領域に損傷を与えないサトドウォ
ール構造により、安定した特性を有するＭＯＳトランジ
スタを提供することである。
ール構造により、安定した特性を有するＭＯＳトランジ
スタを提供することである。
上記目的のため本発明においては、異なる材料の二層膜
でサトドウォール絶縁膜を形成し、サトドウォール絶縁
膜をエツチングするときエツチングの選択比が大きく、
さらに素子領域に損傷を与えないサトドウォール絶縁膜
の構成とする。
でサトドウォール絶縁膜を形成し、サトドウォール絶縁
膜をエツチングするときエツチングの選択比が大きく、
さらに素子領域に損傷を与えないサトドウォール絶縁膜
の構成とする。
以下図面を用いて本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は本発明の実施例の各工程におけ
るＭＯＳトランジスタの側断面図を示したものである。
るＭＯＳトランジスタの側断面図を示したものである。
まず第１図（ａ）に示すように、第１導電型の半導体、
、基板１の特定領域を素子領域２とし、この素子領域の
周囲に厚い二酸化シリコン膜からなるフィールド領域３
を選択酸化法を用いて形成する。
、基板１の特定領域を素子領域２とし、この素子領域の
周囲に厚い二酸化シリコン膜からなるフィールド領域３
を選択酸化法を用いて形成する。
次に第１図（ｂ）に示すように、酸化性雰囲気中で素子
領域２０表面に厚さ４０ｎｍ程度の二酸化シリコン膜か
らなるゲート絶縁膜４を形成する。その後ＣＶＤ法にて
全面に多結晶シリコン膜を５００ ｎｍ程度の厚さで堆
積し、フォトエツチング技術を用いてゲート電極５を形
成する。さらに酸化性雰囲気中でゲート電極５表面に厚
さ４０ ｎ ｍ程度の二酸化シリコン膜を形成する（こ
のゲート電極表面の二酸化シリコン膜は図示せず）。次
にゲート電極５をマスクとして５ Ｘ １０１３ｃｍ−
２程度のイオン注入量でイオン注入することにより第２
導電型の浅い接合９をソース領域１１およびドレイン領
域１２に形成する。
領域２０表面に厚さ４０ｎｍ程度の二酸化シリコン膜か
らなるゲート絶縁膜４を形成する。その後ＣＶＤ法にて
全面に多結晶シリコン膜を５００ ｎｍ程度の厚さで堆
積し、フォトエツチング技術を用いてゲート電極５を形
成する。さらに酸化性雰囲気中でゲート電極５表面に厚
さ４０ ｎ ｍ程度の二酸化シリコン膜を形成する（こ
のゲート電極表面の二酸化シリコン膜は図示せず）。次
にゲート電極５をマスクとして５ Ｘ １０１３ｃｍ−
２程度のイオン注入量でイオン注入することにより第２
導電型の浅い接合９をソース領域１１およびドレイン領
域１２に形成する。
次に第１図（Ｃ）に示すように、サトドウォール絶縁膜
乙の下層膜７として多結晶シリコン膜を１１００ｎ程度
、上層膜８として二酸化シリコン膜を２００ ｎｍ程度
ＣＶＤ法で全面に形成する。
乙の下層膜７として多結晶シリコン膜を１１００ｎ程度
、上層膜８として二酸化シリコン膜を２００ ｎｍ程度
ＣＶＤ法で全面に形成する。
次に第１図（ｄ）に示すように、上層膜８の二酸化シリ
コン膜をＲＩＥ法でエツチングし、その後下層膜７の多
結晶シリコン膜を例えばフン酸と硝酸の混合液でエツチ
ングすることによりサトドウォール絶縁膜６を形成する
。次にこのサトドウォール絶縁膜６とゲート電極５をマ
スクとして４ Ｘ １０”ｃａ−２程度のイオン注入量
でイオン注入することにより。
コン膜をＲＩＥ法でエツチングし、その後下層膜７の多
結晶シリコン膜を例えばフン酸と硝酸の混合液でエツチ
ングすることによりサトドウォール絶縁膜６を形成する
。次にこのサトドウォール絶縁膜６とゲート電極５をマ
スクとして４ Ｘ １０”ｃａ−２程度のイオン注入量
でイオン注入することにより。
深い接合１０をソース領域１１およびドレイン領域１２
に形成する。
に形成する。
この後は一般的な方法により、二酸化シリコン膜を主体
とする多層配線用絶縁膜を形成し、フォトエツチング技
術を用いてコンタクト窓を形成し。
とする多層配線用絶縁膜を形成し、フォトエツチング技
術を用いてコンタクト窓を形成し。
配線金属としてアルミニウムを形成することによりＬＤ
Ｄ構造を有するＭＯＳトランジスタが得られる。
Ｄ構造を有するＭＯＳトランジスタが得られる。
以上サトドウォール絶縁膜の上層膜として二酸化シリコ
ン膜、下層膜として多結晶シリコン膜を用いて説明して
きたが、上層膜としてリンやボロンを含んだ二酸化シリ
コン膜、下層膜として窒化シリコン膜（Ｓｉ３ＮＪ）、
酸化アルミニウム（Ａ １２０３）、酸化りｙ タ
ル（Ｔａ２０５ ）等の絶縁膜もサトドウォール絶縁膜
として使用可能である。
ン膜、下層膜として多結晶シリコン膜を用いて説明して
きたが、上層膜としてリンやボロンを含んだ二酸化シリ
コン膜、下層膜として窒化シリコン膜（Ｓｉ３ＮＪ）、
酸化アルミニウム（Ａ １２０３）、酸化りｙ タ
ル（Ｔａ２０５ ）等の絶縁膜もサトドウォール絶縁膜
として使用可能である。
以上の説明で明らかなように、サトドウォール絶縁膜を
異なる材料の二層膜で構成し、さらにサトドウォール絶
縁膜の下層膜としてゲート絶縁膜およびフィールド領域
の二酸化シリコン膜と異なる材料で形成したので、サト
ドウォール絶縁膜の上層膜をＲＩＥ法でエツチングした
ときの終点検出が容易で、しかもエツチングの選択比が
充分大きくとれる。その上サトドウォール絶縁膜の下層
膜のエツチングをウェットエツチングを用いて行なった
ため素子領域に損傷を与えず、またフィールド領域の二
酸化シリコン膜の膜厚が減少することも発生しなくなる
。
異なる材料の二層膜で構成し、さらにサトドウォール絶
縁膜の下層膜としてゲート絶縁膜およびフィールド領域
の二酸化シリコン膜と異なる材料で形成したので、サト
ドウォール絶縁膜の上層膜をＲＩＥ法でエツチングした
ときの終点検出が容易で、しかもエツチングの選択比が
充分大きくとれる。その上サトドウォール絶縁膜の下層
膜のエツチングをウェットエツチングを用いて行なった
ため素子領域に損傷を与えず、またフィールド領域の二
酸化シリコン膜の膜厚が減少することも発生しなくなる
。
この結果、信頼性の高いＬＤＤ構造が形成され、安定し
た特性を有する短チャネルＭＯ５トランジスタが得られ
る。
た特性を有する短チャネルＭＯ５トランジスタが得られ
る。
第１図（ａ）〜（ｄＪは本発明の詳細な説明するための
各工程におけるＭＯＳトランジスタの側断面図である。 ２・・・・・・素子領域、 ４・・・・・・ゲート絶縁膜、 ５・・・・・・ゲート電極、 ６・・・・・・サトドウォール絶縁膜、９・・・・・・
浅い接合、 １０・・・・・・深い接合。
各工程におけるＭＯＳトランジスタの側断面図である。 ２・・・・・・素子領域、 ４・・・・・・ゲート絶縁膜、 ５・・・・・・ゲート電極、 ６・・・・・・サトドウォール絶縁膜、９・・・・・・
浅い接合、 １０・・・・・・深い接合。
Claims (2)
- （１）第１導電型の半導体基板の特定領域を素子領域と
し、この素子領域の周囲のフィールド領域に厚い二酸化
シリコン膜を形成する工程と、前記素子領域表面に一部
がゲート絶縁膜となる薄い二酸化シリコン膜を形成する
工程と、このゲート絶縁膜上のゲート部分にゲート電極
となる多結晶シリコン膜を形成する工程と、このゲート
電極をマスクとしてイオン注入法により第２導電型の浅
い接合のソース領域およびドレイン領域を形成する工程
と、前記ゲート電極側面に異なる材料で下層膜と上層膜
の二層膜でサトドウォール絶縁膜を形成する工程と、こ
のサイドウォール絶縁膜と前記ゲート電極とをマスクと
して第２導電型の深い接合のソース領域およびドレイン
領域を形成する工程とを有するＭＯＳトランジスタの製
造方法。 - （２）サイドウォール絶縁膜の下層膜として多結晶シリ
コン膜、上層膜として二酸化シリコン膜とした特許請求
の範囲第１項に記載のＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19146286A JPS6346773A (ja) | 1986-08-15 | 1986-08-15 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19146286A JPS6346773A (ja) | 1986-08-15 | 1986-08-15 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6346773A true JPS6346773A (ja) | 1988-02-27 |
Family
ID=16275046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19146286A Pending JPS6346773A (ja) | 1986-08-15 | 1986-08-15 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6346773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023242A (ja) * | 1988-06-17 | 1990-01-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5766991A (en) * | 1990-05-11 | 1998-06-16 | U.S. Philips Corporation | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain |
-
1986
- 1986-08-15 JP JP19146286A patent/JPS6346773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023242A (ja) * | 1988-06-17 | 1990-01-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5766991A (en) * | 1990-05-11 | 1998-06-16 | U.S. Philips Corporation | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain |
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