KR960002101B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 일반적으로 사용되던 MOS FET의 단면구조도를 나타내고 있으며,
제2도 내지 제7도에는 본 발명에 의한 반도체장치 제조방법의 일실시예를 제조공정 순서에 있는 단면을 도시하고 있으며,
제8도는 상기 본 발명의 반도체장치 제조방법의 일실시예에 있어서, 게이트전극 형성시 식각 정도를 달리한 본 발명의 반도체장치 제조방법의 다른 실시예의 일단면을 도시하고 있으며,
제9도는 본 발명의 반도체장치 제조방법의 또다른 실시예의 일단면을 도시하고 있다.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 게이트절연막이 다층의 서로다른 구조를 갖는 전계효과트랜지스터(Multilevel Isolation Gate Field Effect Transistor ; 이하 "MIG FET"라고 함)에 관한 것이다.
반도체장치에서의 EFT구조는 통상 MOS(Metal Oxide Semiconductor) 형태를 이루고 있으며, 높은 전류구동력을 갖는 FET구조를 갖기 위해서는 채널(Channel)길이를 축소시켜 전계강도를 증가시키는 방법이 사용되고 있다.
최근, 반도체장치의 제조기술은 반도체장치의 고집적화와 고속화로 현저하게 발달되어 왔으나, FET에서 MOS의 게이트산화막 구조를 갖는 MOS FET에서는 소자의 동작시간을 단축시키기 위하여 채널길이를 축소시키는 방법이 이용되고 있다. 그러나, 상기 채널길이에 따라 의존적으로 변동하는 스레쉬홀드(Threshold)전압은 미세한 채널길이의 변화에 대해서도 크게 변동되므로 반도체회로의 동작마진(Margin)이 작아지거나, 불량률이 늘어나며, 채널길이의 축소에 따른 전류구동능력의 효율도 기하급수적으로 감소하게 된다. 이러한 이유는 반도체기판의 벌크(Bulk)방향으로 빠져나가는 누설전류에 기인한다. 또, 최근에는 상기한 스레쉬홀드전압의 저하를 방지하고 변동폭을 줄이기 위하여 반도체기판의 불순물 농도를 높이거나, 소오스/드레인 확산층을 얇게 만드는 방법을 사용하고 있다. 또한 골드(Gate Overlap Lightly Doping Drain ; GOLD)구조의 FET 경우 채널중 캐리어(Carrier)가 드레인 부근의 고전계에 의해 가속되어 실리콘의 에너지 밴드갭(Energy Band Gap)을 넘는 에너지를 얻게되어 충돌전리에 의해 새로운 전자정공쌍을 형성시키며, 상기 전자의 대부분은 드레인에 흡입되지만 일부는 게이트산화막에 트랩(Trap)되어 실리콘-산화막의 계면 준위를 떨뜨리고, 상기 핫캐리어(Hot-Carrier)에 의해 소자의 수명을 단축시키게 된다.
첨부도면 제1도에 종래 일반적으로 사용되던 MOS FET의 단면구조도를 나타내고 있으며, 이를 참조하여 상기 종래 MOS FET의 제조방법을 간략히 살펴보면, P형의 반도체기판(100)에 게이트산화막(11)을 형성한 다음, 고농도불순물로 도핑된 폴리실리콘막을 적층 형성하고, 감광막을 도포한 다음, 사진식각공정을 통해 게이트전극을 패터닝하고, 이방성식각을 하여 게이트전극(12)을 형성한 후, 저농도의 N형 불순물(14)을 이온주입한다. 이어서, 주입된 상기 불순물을 재배열하기 위하여 높은 온도에서 짧은시간 동안 열산화시키며, 절연산화막을 증착한 후, 상기 절연산화막을 이방성식각하여 자기정렬된 게이트전극 측벽스페이서(13)를 형성한다. 이어서 고농도의 N형 불순물(15) 또는 P형 불순물을 이온주입함으로서 MOS FET가 형성된다.
상기한 종래의 반도체장치의 제조방법에 의하면 MOS FET의 동작시간을 단축시키기 위하여 통상 채널 길이를 축소시키는 방법이 이용되고 있으나, 상기 챈널길이에 따라 의존적으로 변동하는 스레쉬홀드전압은 미세한 챈널길이의 변화에 대해서도 크게 변동되므로 반도체회로의 동작마진이 작아지거나, 불량률이 늘어나며, 반도체기판의 벌크방향으로 빠져나가는 누설전류에 의해 채널길이의 축소에 따른 전류구동능력의 효율도 기하급수적으로 감소하게 된다. 또한 골드구조의 FET 경우 채널중의 핫캐리어에 의해 실리콘-산화막의 계면 준위를 떨어뜨리고, 수명을 단축시키는 문제가 있다.
따라서 본 발명에서는 전원전압이 일정하게 유지될때 큰 전류구동 능력을 갖고 종래의 MOS FET(제1도)와 유사한 스레쉬홀드전압 특성을 가지며 드레인 근방에서 발생되는 핫캐리어를 감소시킬 수 있는 FET 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명이 반도체장치의 일실시예는 반도체기판 상에 게이트산화막과, 고농도불순물로 도핑된 폴리실리콘층으로 이루어지 전계효과트랜지스터의 게이트전극 구조에 있어서, 상기 게이트산화막은 제1산화막, 제1폴리실리콘막 및 제2산화막의 적층 구조인 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체장치의 다른 실시예는 반도체기판상에 제1산화막, 제1폴리실리콘막 및 제2산화막의 적층 구조를 갖는 게이트절연막과, 고농도불순물로 도핑된 제2폴리실리콘층으로 이루어진게이트전극을 구비하고, 상기 게이트전극의 측벽에는 스페이서가 형성되어 반도체기판에 LDD구조의 활성영역이 구비된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체장치의 다른 실시예는 반도체기판 상에 제1산화막과, 제1폴리실리콘막 및 제2산화막의 적층 구조를 갖는 게이트산화막과, 상기 제1폴리실리콘막의 길이보다 소정의 길이(자기정렬된 게이트전극의 측벽스페이서)만큼 작은 제2폴리실리콘층으로 이루어진 게이트전극을 구비하고, 상기 게이트전극의 측벽에는 스페이서가 형성되어 반도체기판에 상기 제1폴리실리콘막의 이격거리로 고농도의 활성영역이 있고, 상기 제2폴리실리콘층의 이격거리로 저농도의 활성영역이 형성되어 LDD구조의 활성영역이 구비된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체장치를 제조하는 방법의 일실시예는 반도체가판 상에 제1산화막, 제1폴리실리콘막 및 제2산화막을 적층 형성하여 게이트절연막을 형성시키는 공정; 상기 게이트 산화막 상에 제2폴리실리콘막을 증착하여 게이트전극을 형성하는 공정; 활성영역 형성을 위한 저농도불순물을 이온주입하는 공정; 상기 게이트전극의 측벽에 스페이서를 형성하는 공정; 및 활성영역 형성을 위한 고농도불순물을 이온주입하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체장치를 제조하는 방법의 다른 실시예는 반도체기판 상에 제1산화막, 제1폴리실리콘막 및 제2산화막을 적층 형성하여 게이트산화막을 형성시키는 공정; 상기 게이트산화막 상에 제2폴리실리콘막을 증착하여 상기 제1폴리실리콘막의 길이보다 제2폴리실리콘막이 소정의 길이만큼 짧게 게이트전극을 형성하는 공정; 활성영역 형성을 위한 저농도불순물을 이온주입하는 공정; 상기 게이트전극의 측벽과 상기 제1,제2폴리실리콘막의 길이차이에 의한 공간영역에 스페이서를 형성하는 공정; 및 활성영역 형성을 위한 고농도불순물을 이온주입하는 공정을 구비하여 이루어진 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
제2도 내지 제7도에는 본 발명에 의한 반도체장치 제조방법의 일실시예를 제조공정 순서에 따라 그 단면을 도시하고 있으며, 제8도는 상기 반도체장치 제조방법의 일실시예에 있어서 제5도 게이트전극 형성시 식각 정도를 달리한 본 발명의 반도체장치 제조방법의 다른 실시예의 일단면을 도시하고 있으며, 제9도는 본 발명의 반도체장치 제조방법의 또다른 실시예의 일단면을 도시하고 있다.
먼저, P형의 반도체기판(200) 상에 제1산화막(21), 제1폴리실리콘막(22)을 형성하고(제2도), 계속해서 상기 제1폴리실리콘막(22)을 이용한 제2열산화막(23)을 적층 형성하여 게이트절연막(2G)을 형성한 다음(제3도), 게이트전극의 도전층 형성을 위한 고농도불순물로 도핑된 제2폴리실리콘막(24)을 적층 형성하고(제4도), 감광막을 도포한 다음, 사진식각공정을 통해 게이트전극의 패터닝 후, 상기 제2폴리실리콘막(24)과 제2열산화막(23)의 일부를 이방성식각을 이용하여 순차로 제거하여 게이트전극패턴을 형성하고, 저농도의 N형 불순물을 이온주입(25)한다(제5도). 이어서, 600℃-1200℃ 정도의 높은 온도와 O2또는 H2O 분위기에서 짧은시간 동안 열산화하여, 열산화막(26')을 형성하면서 주입된 상기 불순물을 재배열하고 저농도의 N형 불순물영역(26)과 고농도의 N형 불순물영역(29) 사이에 일정한 거리 간격을 이격시키기 위한 절연산화막(27)을 형성시킨 다음(제6도), 상기 절연산화막(27), 열산화막(26')을 순차적으로 이방성식각하여 자기정렬된 게이트전극 측벽스페이서(27')를 형성하고, 이어서 고농도의 N형 불순물과 또는 P형 불순물을 이온주입(28)함으로서 MIG FET가 완성된다(제7도).
또, 제8도에서와 같이 P형의 반도체기판(300)상에 제1산화막(31), 제1폴리실리콘막(32) 및 제2열산화막(33)을 적층 형성하여 게이트절연막을 형성한 다음, 게이트전극의 도전층 형성을 위한 고농도불순물로 도핑된 제2폴리실리콘막(34)을 적층 형성하고, 감광막을 도포한 다음, 사진식각공정을 통해 게이트전극의 감광막을 패터닝 후, 상기 제2폴리실리콘막, 제2열산화막, 제1폴리실리콘막 및 제1산화막의 일부를 이방성식각을 이용하여 순차로 제거한 후, 후속의 제5도 내지 제7도에서처럼 저농도 N형 불순물 이온주입부터의 공정을 통하여 본 발명의 반도체장치를 형성할 수도 있으며 또, 제9도에서와 같이 P형의 반도체기판(400)상에 제1산화막(41), 제1폴리실리콘막(42) 및 제2열산화막(43)을 적층 형성하여 게이트절연막을 형성한 다음, 게이트전극의 도전층 형성을 위한 고농도불순물로 도핑된 제2폴리실리콘막(44)을 적층 형성하고, 감광막을 도포한 다음, 사진식각공정을 통해 게이트전극의 패터닝 후, 상기 제2폴리실리콘막(44)과 제2열산화막(43)을 이방성식각을 이용하여 순차로 제거하여 게이트전극패턴을 형성하고, 저농도의 N형 불순물을 이온주입한다. 이어서, 챈널영역의 제1폴리실리콘막(42)을 남겨두기 위하여 600℃-1200℃ 정도의 열처리로 상기 주입된 불순물을 재배열하고 저농도의 N형 불순물영역(46)과 고농도의 N형 불순물영역(49) 사이에 일정한 거리 간격을 이격시키기 위한 화학기상침적(CVD) 절연산화막을 형성시킨 다음, 상기 후속의 반도체장치의 제조방법을 통하여 본 발명을 완성할 수 있다.
또한 본 발명의 제1폴리실리콘막 대신에 질화막을 이용하더라도 본 발명과 같은 효과를 얻을 수 있다.
이와같은 본 발명의 MIG FET 구조에서의 게이트전극 형성시 상기 제2열산화막과 제2폴리실리콘막이 식각선택비가 30 : 1 이상이므로 자동끝내기 식각이 가능하여 식각손상을 감소시킬 수 있으며, 게이트전극 영역이외의 제1폴리실리콘막을 열산화시킴으로서 소오스 및 드레인 양단에 걸리는 높은 전계에 의한 핫캐리어의 생성을 감소시킬 수 있으며, 트랜지스터가 형성된 게이트전극 하부의 총 축적용량은 제1폴리실리콘에 의해 크게 증가되므로 소자의 전류구동 능력을 크게 증대시킬 수 있다.
따라서, 상기한 본 발명의 방법에 의하면 전원전압이 일정하게 유지될때 큰 전류 구동 능력 및 MOS FET와 유사한 스레쉬홀드전압 특성을 가지며, 드레인 근방에서 발생되는 핫캐리어를 감소시킬 수 있어 전기적특성이 우수한 FET를 제조할 수 있다.
Claims (11)
- 반도체기판 상에 게이트절연막과, 고농도불순물로 도핑된 폴리실리콘층으로 이루어진 전계효과트랜지스터의 게이트전극 구조에 있어서, 상기 게이트절연막은 제1산화막, 제1폴리실리콘막 및 제2열산화막의 적층 구조인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1폴리실리콘막에 대신하여 질화막이 사용되는 것을 특징으로 하는 반도체장치.
- 반도체기판상에 제1산화막, 제1폴리실리콘막 및 제2열산화막의 적층 구조를 갖는 게이트절연막과, 고농도불순물로 도핑된 제2폴리실리콘층으로 이루어진 게이트전극을 구비하고, 상기 게이트전극의 측벽에는 스페이서가 형성되어 반도체기판에 LDD구조의 활성영역의 구비된 것을 특징으로 하는 반도체장치.
- 제3항에 있어서, 상기 제1폴리실리콘막에 대신하여 질화막이 사용되는 것을 특징으로 하는 반도체장치.
- 반도체기판 상에 제1산화막과, 제1폴리실리콘막 및 제2열산화막의 적층 구조를 갖는 게이트절연막과, 상기 제1폴리실리콘막의 길이보다 소정의 길이(자기정렬된 게이트전극의 측벽스페이서)만큼 작은 제2폴리실리콘층으로 이루어진 게이트전극을 구비하고, 상기 게이트전극의 측벽에는 스페이서가 형성되어 반도체기판에 상기 제1폴리실리콘막의 이격거리로 고농도의 활성영역이 있고, 상기 제2폴리실리콘층의 이격거리로 저농도의 활성영역이 형성되어 LDD구조의 활성영역이 구비된 것을 특징으로 하는 반도체장치.
- 제5항에 있어서, 상기 제1폴리실리콘막에 대신하여 질화막이 사용되는 것을 특징으로 하는 반도체 장치.
- 반도체기판 상에 제1산화막, 제1폴리실리콘막 및 제2산화막을 적층 형성하여 게이트절연막을 형성시키는 공정 ; 상기 게이트산화막 상에 제2폴리실리콘막을 증착하여 게이트전극을 형성하는 공정 ; 활성영역 형성을 위한 저농도불순물을 이온주입하는 공정 ; 상기 게이트전극의 측벽에 스페이서를 형성하는 공정 ; 및 활성영역 형성을 위한 고농도불순물을 이온주입하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 게이트절연막중 제1폴리실리콘막을 이용한 열산화로 제2산화막을 적층구조로 형성시키는 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 제1폴리실리콘막의 길이와 제2폴리실리콘막의 길이가 같은 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 저농도불순물의 이온주입후 채널이외 영역의 제1폴리실리콘막을 600℃-1200℃의 산화막으로 변형시키는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판 상에 제1산화막, 제1폴리실리콘막 및 제2산화막을 적층 형성하여 게이트절연막을 형성시키는 공정; 상기 게이트절연막 상에 제2폴리실리콘막을 증착하여 상기 제1폴리실리콘막의 길이보다 제2폴리실리콘막이 소정의 길이만큼 짧게 게이트전극을 형성하는 공정; 활성영역 형성을 위한 저농도불순물을 이온주입하는 공정; 상기 게이트전극의 측벽과 상기 제1,제2폴리실리콘막의 길이차이에 의한 공간영역에 스페이서를 형성하는 공정; 및 활성영역 형성을 위한 고농도불순물을 이온주입하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
Priority Applications (2)
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|---|---|---|---|
| KR1019930000420A KR960002101B1 (ko) | 1993-01-14 | 1993-01-14 | 반도체장치 및 그 제조방법 |
| JP6001177A JPH06236991A (ja) | 1993-01-14 | 1994-01-11 | 半導体装置及びその製造方法 |
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| KR1019930000420A KR960002101B1 (ko) | 1993-01-14 | 1993-01-14 | 반도체장치 및 그 제조방법 |
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-
1994
- 1994-01-11 JP JP6001177A patent/JPH06236991A/ja active Pending
Also Published As
| Publication number | Publication date |
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| JPH06236991A (ja) | 1994-08-23 |
| KR940019012A (ko) | 1994-08-19 |
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