JPS61234077A - Ｍｉｓ型電界効果トランジスタ - Google Patents
Ｍｉｓ型電界効果トランジスタInfo
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- JPS61234077A JPS61234077A JP60074494A JP7449485A JPS61234077A JP S61234077 A JPS61234077 A JP S61234077A JP 60074494 A JP60074494 A JP 60074494A JP 7449485 A JP7449485 A JP 7449485A JP S61234077 A JPS61234077 A JP S61234077A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、微細化に適したＭＩＳ型電界効果トランジ
スタに関するものである。
スタに関するものである。
（従来の技術）
ＭＩＳｔ界効果トランジスタ（以下ＭＩＳ）ランジスタ
と略す）を微細化してゆくと、ドレイン近傍で高電界が
発生し、この高電界によシ加速された電子がゲート絶縁
膜中にトラップされ九シ、半導体、絶縁膜界面に界面準
位を発生させたシして、デバイス特性を劣化させるいわ
ゆるホットキャリア注入効果が起こる。
と略す）を微細化してゆくと、ドレイン近傍で高電界が
発生し、この高電界によシ加速された電子がゲート絶縁
膜中にトラップされ九シ、半導体、絶縁膜界面に界面準
位を発生させたシして、デバイス特性を劣化させるいわ
ゆるホットキャリア注入効果が起こる。
このようなホットキャリア注入効果を緩和させるデバイ
ス構造の一つとして、例えばＩ ＥＥＥＴｒａｎｓａｃ
ｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ−Ｄｅｖｉｃｅ Ｖ
ｏｌ ＥＤ−２９Ｐ ５９０ （１９８２）に開示され
ているようなＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造が提案されている。
ス構造の一つとして、例えばＩ ＥＥＥＴｒａｎｓａｃ
ｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ−Ｄｅｖｉｃｅ Ｖ
ｏｌ ＥＤ−２９Ｐ ５９０ （１９８２）に開示され
ているようなＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造が提案されている。
第６図は従来のＬＤＤ構造ＭＩＳ）ランジスタの断面図
であり、図中の１はシリコン基板、２はフィールド酸化
膜、３はゲート酸化膜、４はゲート電極でるジンース、
ドレインを形成するＮ＋層５とチャネルの間にリンで形
成されたＮ一層６が介在しておシ、ドレイン電界を弱め
る働きをしている。
であり、図中の１はシリコン基板、２はフィールド酸化
膜、３はゲート酸化膜、４はゲート電極でるジンース、
ドレインを形成するＮ＋層５とチャネルの間にリンで形
成されたＮ一層６が介在しておシ、ドレイン電界を弱め
る働きをしている。
このＮ一層６の濃度は低い方が電界緩和に対して効果が
大きいが、１０ ｃｍ 程度以下にすると、バイアス
ストレスを加えた場合ｒ層６上の絶縁膜中に電子がトラ
ップされ、Ｎ一層６の抵抗が増加して、素子特性の劣化
が起こるため、Ｎ一層６の表面濃度Ｆｉ１０１８ｃｍ−
３程度以上に保つ必要がある。
大きいが、１０ ｃｍ 程度以下にすると、バイアス
ストレスを加えた場合ｒ層６上の絶縁膜中に電子がトラ
ップされ、Ｎ一層６の抵抗が増加して、素子特性の劣化
が起こるため、Ｎ一層６の表面濃度Ｆｉ１０１８ｃｍ−
３程度以上に保つ必要がある。
（発明が解決しようとする問題点）
従来のＬＤＤ構造ＭＩＳトランジスタのＮ一層６はリン
（Ｐ）によって形成されていたが、リンはシリコン中で
の鉱区定数が大きいため、上記Ｎ一層６表面濃度を確保
するようにＮ″″層を形成すると、Ｎ一層６の接合深き
は０゜２μｍ以上にもなシ、しきい値電圧のゲート長依
存性が大きくなシ、微細なゲート長をもつＭＩＳトラン
ジスタを実用的に作ることが困難となる。
（Ｐ）によって形成されていたが、リンはシリコン中で
の鉱区定数が大きいため、上記Ｎ一層６表面濃度を確保
するようにＮ″″層を形成すると、Ｎ一層６の接合深き
は０゜２μｍ以上にもなシ、しきい値電圧のゲート長依
存性が大きくなシ、微細なゲート長をもつＭＩＳトラン
ジスタを実用的に作ることが困難となる。
また、Ｎ一層６を拡散定数の小さなヒ素（Ａｓ）で形成
した場合、Ｎ一層の接合深さは０．１μｍ程度と浅くお
さえられるため、しきい値電圧のゲート長依存性は緩和
されるが、Ｎ一層の不純物プロファイルが急峻なため、
電界緩和が充分でなく、ホットキャリアの発生が多い欠
点があった。
した場合、Ｎ一層の接合深さは０．１μｍ程度と浅くお
さえられるため、しきい値電圧のゲート長依存性は緩和
されるが、Ｎ一層の不純物プロファイルが急峻なため、
電界緩和が充分でなく、ホットキャリアの発生が多い欠
点があった。
この発明は、前記従来技術がもっている問題点のり、ち
、微細なゲート長をもつＭＩＳ）ランジスタを実用的に
作ることが困難な点と、ホットキャリアの発生が多い点
について解決したＭＩＳ型電界効果トランジスタを提供
するものである。
、微細なゲート長をもつＭＩＳ）ランジスタを実用的に
作ることが困難な点と、ホットキャリアの発生が多い点
について解決したＭＩＳ型電界効果トランジスタを提供
するものである。
（問題点を解決するための手段）
この発明は、ＭＩＳ型電界効果トランジスタにおいて、
拡散定数の異なる複数のドーパントでＮ一層を形成した
ものである。
拡散定数の異なる複数のドーパントでＮ一層を形成した
ものである。
（作 用］
この発明によれば、以上のようにＭＩＳ型電界効果トラ
ンジスタを構成したので、Ｎ″″層の表面濃度を高く保
ちかつゆるやかな不純物プロファイルで浅い接合が得ら
れ、したがって、前記問題点を除去できる。
ンジスタを構成したので、Ｎ″″層の表面濃度を高く保
ちかつゆるやかな不純物プロファイルで浅い接合が得ら
れ、したがって、前記問題点を除去できる。
（実施例）
以下、この発明のＭＩＳ型電界効果トランジスタの実施
例について図面に基づき説明する。第１図はその一実施
例の構成を示す断面図である。このｗＪ１図において、
Ｐ型シリコン基板５１上のアクティブ領域に膜厚２０
ｎｍのゲート酸化ｇ＆５３が形成され、その上にゲート
電極となるポリシリコン５４が載っている。
例について図面に基づき説明する。第１図はその一実施
例の構成を示す断面図である。このｗＪ１図において、
Ｐ型シリコン基板５１上のアクティブ領域に膜厚２０
ｎｍのゲート酸化ｇ＆５３が形成され、その上にゲート
電極となるポリシリコン５４が載っている。
ゲート電極をマスクにしてヒ素（Ａｓ） ｋインプラチ
ージョンすることによって、自己整合的に表面から０．
１μｍ以内に表面濃度１×１０ ないし２Ｘ１０ ｃ
ｍ の不純物ドープ層としてのＮ一層５５、同様にリ
ン（Ｐ）のインプラチージョンによって、自己整合的に
ＡｓによるＮ一層よシ深く、ピーク濃度１×１０１７な
いし５ Ｘ １０１８備−３の不純物ドープ層としての
Ｎ一層５６が形成されている。
ージョンすることによって、自己整合的に表面から０．
１μｍ以内に表面濃度１×１０ ないし２Ｘ１０ ｃ
ｍ の不純物ドープ層としてのＮ一層５５、同様にリ
ン（Ｐ）のインプラチージョンによって、自己整合的に
ＡｓによるＮ一層よシ深く、ピーク濃度１×１０１７な
いし５ Ｘ １０１８備−３の不純物ドープ層としての
Ｎ一層５６が形成されている。
ゲート電極側壁には、スペーサ５８が形成されており、
Ｎ層はこのスペーサをマスクにしてゲート電極からはな
れた位置にインプラチージョンによって形成されている
。この第１図には、絶縁膜。
Ｎ層はこのスペーサをマスクにしてゲート電極からはな
れた位置にインプラチージョンによって形成されている
。この第１図には、絶縁膜。
配線層・パッシベーション膜等は省略しである。
次に、このＭＩＳ ＦＥＴの製造方法について製造工程
を追って示した断面図によって詳細に説明する。ｍ２図
（Ａ）はＰ型シリコン基板５１を用い選択酸化法によっ
てフィールド酸化膜５２を形成したところである。
を追って示した断面図によって詳細に説明する。ｍ２図
（Ａ）はＰ型シリコン基板５１を用い選択酸化法によっ
てフィールド酸化膜５２を形成したところである。
次に、第２図（Ｂ）に示すように、膜厚２０ ｎｍのゲ
ート酸化膜５３ｔ−９５０℃酸素雰囲気で形成し、ゲー
ト電極となるポリシリコン５４ ｋＬＰＣＶＤ法（減圧
化学的気相成長法］により膜厚３００ ｎｍ堆積式せ、
導電性を与えるためリン全２ Ｘ １０”ｔ７ｎ−３以
上の濃度で拡散させ、ホ） ＩＪソゲラフイー技術によ
勺レジスト（図示せず）をパターニングする。
ート酸化膜５３ｔ−９５０℃酸素雰囲気で形成し、ゲー
ト電極となるポリシリコン５４ ｋＬＰＣＶＤ法（減圧
化学的気相成長法］により膜厚３００ ｎｍ堆積式せ、
導電性を与えるためリン全２ Ｘ １０”ｔ７ｎ−３以
上の濃度で拡散させ、ホ） ＩＪソゲラフイー技術によ
勺レジスト（図示せず）をパターニングする。
レジストをマスクにし、 ＳＦ−ガスを用いたドライエ
ツチング装置によシポリシリコンをエツチングし、レジ
ストを除去した後、ポリシリコンｆ−ｒスジにしてゲー
ト酸化膜の不要部分を７ツ酸水溶液によシ除去する。
ツチング装置によシポリシリコンをエツチングし、レジ
ストを除去した後、ポリシリコンｆ−ｒスジにしてゲー
ト酸化膜の不要部分を７ツ酸水溶液によシ除去する。
次に、第２図（Ｃ）に示すように、ゲート電極をマスク
にして、自己整合的にＮ一層５５および５６をそれぞれ
ヒ素（Ａｓ）、リン（Ｐ）のインプラチージョンによシ
形成する。インプラチージョンの条件としては、ヒ紮は
ドーズｆｌＸ１０ ないし２Ｘ １０ ｃｍ 、
打ち込みエネルギ４０ないし６０ＫｅＶ 、 リンはド
ーズ量５×１０ ないしＩ Ｘ １０１３ｃＭ−２打ち
込みエネルギ３０ないし４０ ＫｅＶが適当である。
にして、自己整合的にＮ一層５５および５６をそれぞれ
ヒ素（Ａｓ）、リン（Ｐ）のインプラチージョンによシ
形成する。インプラチージョンの条件としては、ヒ紮は
ドーズｆｌＸ１０ ないし２Ｘ １０ ｃｍ 、
打ち込みエネルギ４０ないし６０ＫｅＶ 、 リンはド
ーズ量５×１０ ないしＩ Ｘ １０１３ｃＭ−２打ち
込みエネルギ３０ないし４０ ＫｅＶが適当である。
Ｎ″″層５５．５６′ｆ！：形成した後、第２図（Ｄ）
に示すように、全面にＣＶＤ法によシ酸化膜（Ｓｉｇｈ
）５７を５００ ｎｍ程度堆積させる。次に、Ｃ，Ｆ・
およびＣＨＦ３ガスを用いたＲＩＥ （反応性イオンエ
ツチング）装置で異方性エツチングを行い、第２図（Ｅ
）に示すように、ゲート！極側壁にスペーサ５８を形成
する。
に示すように、全面にＣＶＤ法によシ酸化膜（Ｓｉｇｈ
）５７を５００ ｎｍ程度堆積させる。次に、Ｃ，Ｆ・
およびＣＨＦ３ガスを用いたＲＩＥ （反応性イオンエ
ツチング）装置で異方性エツチングを行い、第２図（Ｅ
）に示すように、ゲート！極側壁にスペーサ５８を形成
する。
このスペーサ５８の長さは酸化膜５７の堆積条件および
エツチング条件により制御でき、この実施例では帆２な
いし帆３μｍで電気的特性として良好な結果が得られた
。
エツチング条件により制御でき、この実施例では帆２な
いし帆３μｍで電気的特性として良好な結果が得られた
。
次に、第２図（Ｆ）に示すように、スペーサ５８をマス
クにして８層５９をヒ素のインプラチージョンによシ形
成する。インプラチージョンの条件としてはドーズ量５
Ｘ１０１５ないしＩ Ｘ １０１６ｃｍ−２、エネルギ
４０ ＫｅＶ程度が適当である。打ち込んだヒ素を電気
的に活性化するため、９００℃程度の熱処理を行う。
クにして８層５９をヒ素のインプラチージョンによシ形
成する。インプラチージョンの条件としてはドーズ量５
Ｘ１０１５ないしＩ Ｘ １０１６ｃｍ−２、エネルギ
４０ ＫｅＶ程度が適当である。打ち込んだヒ素を電気
的に活性化するため、９００℃程度の熱処理を行う。
以下、図示はしないが、通常の製造工程によシ絶縁膜を
形成し、コンタクトホールを開孔し、アルミによる配線
を施し、保護膜を形成する。
形成し、コンタクトホールを開孔し、アルミによる配線
を施し、保護膜を形成する。
第３図はＮ一層５５．５６の深さ方向の不純物プロファ
イルを示したものであシ、ヒ素によシ表面濃度が高く、
またリンによりゆるやかなプロファイルが得られている
のが分かる。
イルを示したものであシ、ヒ素によシ表面濃度が高く、
またリンによりゆるやかなプロファイルが得られている
のが分かる。
第４図はしきい値電圧のゲート長依存性を従来のものと
この発明のものを比較したもので、この第４図において
、「○」印はこの発明の場合であって、Ａｓ＋２ Ｘ
１０”ｃｍ−２およびＰ＋１×１０１３０−２のイング
ラチージョンを行ってＮ″″層を形成する場合であり、
「Δ」印は従来の場合であって、Ｐ＋５×１０ α の
インプラチージョン＋行ってＮ″″層を形成する場合を
示す。この発明によるものの万が、よシゲート長の短い
領域まで依存性が小さくなっているのがわかる。
この発明のものを比較したもので、この第４図において
、「○」印はこの発明の場合であって、Ａｓ＋２ Ｘ
１０”ｃｍ−２およびＰ＋１×１０１３０−２のイング
ラチージョンを行ってＮ″″層を形成する場合であり、
「Δ」印は従来の場合であって、Ｐ＋５×１０ α の
インプラチージョン＋行ってＮ″″層を形成する場合を
示す。この発明によるものの万が、よシゲート長の短い
領域まで依存性が小さくなっているのがわかる。
また、第５図はバイアスストレス試験におけるコンダク
タンスの低下率の経時変化を表わしたもので、この第５
図において、「Ｏ」印はこの発明の場合であり、「Δ」
印は従来の場合である。この第５図工ｐ明らかなように
、従来とほぼ同じ結果であり、充分なホットキャリア効
果抑制作用が得られている。
タンスの低下率の経時変化を表わしたもので、この第５
図において、「Ｏ」印はこの発明の場合であり、「Δ」
印は従来の場合である。この第５図工ｐ明らかなように
、従来とほぼ同じ結果であり、充分なホットキャリア効
果抑制作用が得られている。
（発明の効果）
以上詳細に説明したように、この発明によれば、ＬＤＤ
構造トランジスタのＮ一層を拡散定数の異なる複数のド
ーパントで形成しているので、表面濃度を高くでき、さ
らに浅くゆるやかな不純物分布が得られる。
構造トランジスタのＮ一層を拡散定数の異なる複数のド
ーパントで形成しているので、表面濃度を高くでき、さ
らに浅くゆるやかな不純物分布が得られる。
これにともない、しきい値電圧のゲート長依存性を小妬
くシ、かつホットキャリアの発生を抑制でき、よシ微細
なＭＩＳＦＥＴを実現できる。
くシ、かつホットキャリアの発生を抑制でき、よシ微細
なＭＩＳＦＥＴを実現できる。
第１図はこの発明のＭＩＳ型電界効果トランジスタの一
実施例の構成を示す断面図、第２図（Ａ）ないし第２図
（Ｆ）はこの発明のＭＩＳｕｔ界効果トランジスタの製
造方法の工程説明図、第３因は同上ＭＩＳ型電界効果ト
ランジスタのＮ一層の深さ方向プロファイルを示す図、
第４図は従来およびこの発明のＭＩＳ型電界効果トラン
ジスタのしきい値電圧のゲート長依存性を示す図、第５
図は従来およびこの発明のＭＩＳ型電界効果トランジス
タのバイアスストレス試験におけるコンダクタンスの低
下率の経時変化を示す図、第６図は従来のＭＩＳ型電界
効果トランジスタの構成を示す断面図である。 ５１・・・Ｐ型シリコン基板、５２・・・フィールド酸
化膜、５３・・・ゲート酸化膜、５４・・・ポリシリコ
ン、５５．５６・・・Ｎ一層、５８・・・スペーサ、５
９・・・Ｎ＋層。 特許出願人 沖電気工業株式会社 第１図 第２図 第２図 ５７：ｆ！ｍ４ｒ、Ｍｌ［ 第３図 環さ （ｐｍ） 第４図 第５図 ストレス時閉（Ｓ＠ｃ） 第６図
実施例の構成を示す断面図、第２図（Ａ）ないし第２図
（Ｆ）はこの発明のＭＩＳｕｔ界効果トランジスタの製
造方法の工程説明図、第３因は同上ＭＩＳ型電界効果ト
ランジスタのＮ一層の深さ方向プロファイルを示す図、
第４図は従来およびこの発明のＭＩＳ型電界効果トラン
ジスタのしきい値電圧のゲート長依存性を示す図、第５
図は従来およびこの発明のＭＩＳ型電界効果トランジス
タのバイアスストレス試験におけるコンダクタンスの低
下率の経時変化を示す図、第６図は従来のＭＩＳ型電界
効果トランジスタの構成を示す断面図である。 ５１・・・Ｐ型シリコン基板、５２・・・フィールド酸
化膜、５３・・・ゲート酸化膜、５４・・・ポリシリコ
ン、５５．５６・・・Ｎ一層、５８・・・スペーサ、５
９・・・Ｎ＋層。 特許出願人 沖電気工業株式会社 第１図 第２図 第２図 ５７：ｆ！ｍ４ｒ、Ｍｌ［ 第３図 環さ （ｐｍ） 第４図 第５図 ストレス時閉（Ｓ＠ｃ） 第６図
Claims (2)
- （１）第１導電性半導体基板上に形成されたゲート酸化
膜と、このゲート酸化膜上に形成されたゲート電極と、
このゲート電極と自己整合的に形成された所定の表面不
純物濃度を有する第１の第２導電型不純物ドープ層と、
この第１の第２導電型不純物ドープ層と同様な形態で形
成された所定の接合深さを有する第２の第２導電型不純
物ドープ層と、前記第１および第２の第２導電型不純物
ドープ層に隣接してゲート電極から所定寸法はなれた位
置に形成されかつ表面不純物濃度が前記第１の第２導電
型不純物ドープ層よりも高いソースおよびドレインとし
て作用する第３の第２導電型不純物ドープ層とを具備す
ることを特徴とするＭＩＳ型電界効果トランジスタ。 - （２）第１の第２導電型不純物ドープ層と第２の第２導
電型不純物ドープ層が異なる不純物により形成されてい
ることを特徴とする特許請求の範囲第１項記載のＭＩＳ
型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074494A JPS61234077A (ja) | 1985-04-10 | 1985-04-10 | Ｍｉｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074494A JPS61234077A (ja) | 1985-04-10 | 1985-04-10 | Ｍｉｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234077A true JPS61234077A (ja) | 1986-10-18 |
Family
ID=13548906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074494A Pending JPS61234077A (ja) | 1985-04-10 | 1985-04-10 | Ｍｉｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234077A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353976A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 半導体装置 |
| JPH03288442A (ja) * | 1990-04-05 | 1991-12-18 | Nec Corp | Ｍｏｓトランジスタ |
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
| WO1997036331A1 (en) * | 1996-03-25 | 1997-10-02 | Advanced Micro Devices, Inc. | REDUCING REVERSE SHORT-CHANNEL EFFECT WITH LIGHT DOSE OF P WITH HIGH DOSE OF As IN N-CHANNEL LDD |
| WO1998032176A1 (en) * | 1997-01-21 | 1998-07-23 | Advanced Micro Devices, Inc. | As/P HYBRID nLDD JUNCTION AND MEDIUM Vdd OPERATION FOR HIGH SPEED MICROPROCESSORS |
-
1985
- 1985-04-10 JP JP60074494A patent/JPS61234077A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353976A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 半導体装置 |
| JPH07107932B2 (ja) * | 1986-08-25 | 1995-11-15 | 株式会社日立製作所 | 半導体装置 |
| JPH03288442A (ja) * | 1990-04-05 | 1991-12-18 | Nec Corp | Ｍｏｓトランジスタ |
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
| WO1997036331A1 (en) * | 1996-03-25 | 1997-10-02 | Advanced Micro Devices, Inc. | REDUCING REVERSE SHORT-CHANNEL EFFECT WITH LIGHT DOSE OF P WITH HIGH DOSE OF As IN N-CHANNEL LDD |
| US5920104A (en) * | 1996-03-25 | 1999-07-06 | Advanced Micro Devices, Inc. | Reducing reverse short-channel effect with light dose of P with high dose of as in n-channel LDD |
| WO1998032176A1 (en) * | 1997-01-21 | 1998-07-23 | Advanced Micro Devices, Inc. | As/P HYBRID nLDD JUNCTION AND MEDIUM Vdd OPERATION FOR HIGH SPEED MICROPROCESSORS |
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